低誘電正接材料：高速PCBにおける誘電正接低減による性能向上

重要なポイント

低Df材料は、マルチギガビット周波数での誘電体損失と信号減衰を大幅に低減するため、現代の高速PCBに不可欠です。より低い誘電正接（パナソニック Megtron 6、Rogers、Isolaなど）の積層板を選択することで、設計者はよりクリーンなアイパターンを実現し、最大112Gまでのより高いデータレートをサポートし、ハイブリッドスタックアップ戦略によってコストを調整しながら、より優れた信号整合性を維持できます。適切な低Df材料を選択することは、最終的に高速設計がコンプライアンスに合格するか、高価な再設計が必要になるかを決定します。

PCBを通過するすべての信号は、静かにエネルギーを失っています。その原因は、積層板 そのものにあります。基板材料の誘電正接が高いほど、信号の電磁エネルギーが誘電体を通過する際に熱に変換される量が多くなります。低周波数であれば、その影響に気付かないかもしれません。しかし、データレートをマルチギガビットモードにすると、材料データシートに記載されている小さなDf値が、クリーンなアイパターンとコンプライアンス試験の失敗を分ける重要な要素となります。

高い誘電正接はリンクバジェットを大きく消費し、その結果、トレース長の短縮、イコライゼーション、あるいは基板の再設計につながる可能性があります。この記事では、誘電正接の意味、その測定方法、そして低Df材料が現代の高速・ 高周波PCB設計にとってなぜ重要なのかについて詳しく解説します。また、実用的な材料オプション、それらの特性比較、そしてJLCPCBがこれらの先進的な積層板を扱うエンジニアをどのように支援できるかについても説明します。

PCB材料における誘電正接の理解

高速設計に適した積層板を選択する前に、誘電正接とは何か、比誘電率との関係、そして高周波数でなぜ重要なのかを理解することが重要です。詳しく見ていきましょう。

定義と比誘電率との関係

誘電正接は、損失正接（tan δ）とも呼ばれ、交流電界が誘電体材料を通過する際に、材料が吸収して熱に変換する電磁エネルギーの量を測定する指標です。数学的には、複素誘電率の虚数部と実数部の比として表されます。

式は単純です: Df = tan(δ) = ε'' / ε'

ここで、ε' は誘電率の実数部（比誘電率Dkを求めるために使用）、ε'' は誘電損失です。Dfが高いほど、より多くのエネルギーが熱として失われ、信号として伝播するエネルギーが少なくなります。比誘電率（Dk）と誘電正接（Df）は密接に関連していますが、機能は異なります。信号の伝播速度と伝送線路のインピーダンスはDkによって制御されます。Dfは、その信号がどれだけ伝送路を通過できるかを決定します。Dkが高速道路の制限速度だとすれば、Dfはその過程で消費される燃料の量のようなものです。

周波数が高くなるほど、樹脂システム内の分子分極メカニズムが交流電界に「追いつく」ことが難しくなり、誘電損失が増加する傾向があります。したがって、1 GHzで許容できる材料でも、10 GHz以上では許容できない場合があります。

誘電正接が高周波設計の信号損失に与える影響

PCBトレースにおける信号損失は、主に2つの要因によるものです：導体損失（銅の抵抗損失）と誘電体損失（積層板によるエネルギー吸収）です。約1 GHz未満の周波数では導体損失が支配的です。しかし、1～2 GHzを超える周波数になると、誘電体損失が支配的になり、全挿入損失の最大の要因となります。

挿入損失に対する誘電体の寄与は、次のように近似できます：

α_d (dB/inch) = 2.3 * f * sqrt(Dk) * Df / c

ここで、(f) は動作周波数（Hz）、(D_k) は比誘電率、(D_f) は誘電正接、(c) は光速です。この関係は、誘電体損失が周波数と誘電正接に正比例することを示しています。実用的な観点から言えば、動作周波数が2倍になると、単位長さあたりの誘電体損失も2倍になるということです。

誘電正接の測定方法

データシートに記載されたDf値を知ることは一つの側面です。その数値がどのようにして得られたのか、そしてそれが設計周波数において実際に何を意味するのかを理解することも重要です。

一般的な試験方法と規格

誘電正接を測定するにはいくつかの標準的な方法があり、それぞれ特定の周波数範囲や精度に適しています。

平行平板コンデンサ法： この手法は、2つの導電性電極の間に積層板サンプルを挟んでコンデンサとして使用します。次に静電容量と誘電損失を測定し、(D_k) と (D_f) を計算します。これは比較的低周波数（1MHz～1GHz）で一般的に使用される手法であり、PCB材料のデータシートでよく言及されます。

ストリップライン共振器法： この方法では、試験対象の積層板からストリップライン共振器を作成します。そして、構造の共振周波数とQ値を測定し、そこから (D_k) と (D_f) を抽出します。試験構造は実際のPCB伝送線路に非常に近いため、この試験の結果は実際のPCB性能を非常によく反映します。

平衡型円板共振器法： この方法はストリップライン共振器法と同じ原理に基づいていますが、円形の円板共振器形状を使用します。マイクロ波周波数で高い精度を提供し、高速でのハイエンドRFおよび材料特性評価に広く使用されています。

異なるアプリケーションにおけるDf値の解釈

データシートのDf値を読む際は、必ず試験周波数を確認してください。1 MHzでDf = 0.015と記載されている材料が、10 GHzではDf = 0.022を示す場合があります。Dfの周波数依存性は非常に重要であり、見落とされがちです。以下に、Df範囲とその典型的なアプリケーション適合性の実用的な分類を示します：

誘電正接がPCB性能に与える影響

信号減衰とデータレートの制限

各高速シリアルリンクには損失バジェットがあります。送信機が信号を送信する振幅と、受信機が（イコライゼーション後に）論理レベルを検出できる振幅は異なります。チャネル挿入損失は、高周波数では主に誘電体損失によるものであり、信号を失うことなく配線できるトレースの最大長を決定します。

実際の影響をいくつか示します：

PCIe Gen5 (32 GT/s, NRZ)： 仕様では、ナイキスト周波数（16 GHz）でのチャネル挿入損失は約36 dBと許容されています。標準的なFR4であっても、6インチのトレースでそのバジェットの大部分を消費してしまい、コネクタ、ビア、パッケージ配線にほとんど余裕が残らない可能性があります。

5G ミリ波 (28 GHz, 39 GHz)： これらの周波数ではFR4は実質的に使用できません。PTFEベースまたは特殊な低Dfセラミック充填積層板のみが許容可能な性能を発揮します。

Dfが増加するにつれて、アイパターンの品質も低下します。誘電体損失の周波数依存性はローパスフィルターを形成し、デジタル信号をより丸くします。これによりジッタが増加し、アイの高さと幅が減少し、結果として達成可能な最終的なビット誤り率（BER）が制限されます。

熱的および信頼性に関する考慮事項

誘電体によって吸収されたエネルギーは失われるわけではありません。それは熱に変換されます。高出力RFや多数のアクティブチャネルを持つ高密度高速デジタル設計などのアプリケーションでは、誘電体の発熱が基板の熱負荷に大きく寄与する可能性があります。

過度の誘電体発熱は、信頼性に関していくつかの懸念を引き起こします：

• 温度上昇に伴うDkの変化： 積層板が加熱されるとDkが変化し、インピーダンスと伝播遅延に影響を与えます。これにより、近接する差動ペアやバスにおいてタイミングの不確実性が生じます。
• 樹脂システムの加速老化： 温度上昇はエポキシまたは樹脂マトリックスの化学的劣化を加速させ、基板の使用寿命を短縮する可能性があります。
• 熱サイクル応力： スルーホールやビアバレルは熱勾配にさらされ、特に厚い多層基板では応力が発生します。

ほとんどの一般的なデジタル設計では、誘電体発熱よりもコンポーネントからの熱発生が支配的です。しかし、高出力RF基板（例：アクティブアンテナアレイやパワーアンプ）では、低Df材料の選択は信号整合性の選択だけでなく、熱管理の選択でもあります。

最適な結果を得るための低Df材料の選択

一般的な低Df積層板とその特性

市場には、強化FR4バリアントから特殊なPTFEベースのシステムまで、幅広い低Df材料が存在します。以下に、一般的に使用されるオプションの比較を示します：

傾向は明らかです： Dfが低いほど、コストが高くなり、多くの場合、製造が難しくなります。エンジニアリング上の課題は、信号整合性の要件と予算管理のバランスを取ることです。

Df、コスト、製造性のバランス

実際には、多くの高速設計ではハイブリッドスタックアップ設計を採用し、すべての層に低Df材料を使用するわけではありません。その仕組みは以下の通りです：

• 重要な信号層を特定する： 最も高速な信号（SerDesレーン、RFトレース、クロック分配）が通る層を特定します。
• 必要な箇所にのみ低Df材料（Megtron 6など）を使用する： 通常は、重要な信号ペアのために、コアと隣接するプリプレグ層のみに使用します。
• 他の箇所には標準またはミッドロス材料を使用できる： 電源プレーン、低速制御信号、機械的支持層には、標準FR4またはミッドロス材料を使用できます。
• 互換性をテストする： すべての材料が互いにうまく接着するとは限りません。CTE（熱膨張係数）の整合性、リフロー対応性、およびハイブリッドスタックアップの組み合わせに関するメーカーの推奨事項を確認してください。

JLCPCBの低Df PCB製造における専門知識

プレミアム低Df材料と高度なプロセスへのアクセス

JLCPCBは、FR4だけではない豊富な材料ライブラリを備えています。高速・高周波プロジェクトを設計するエンジニアは、人気のShengyi、パナソニック（Megtronシリーズ）、Rogers、Isolaなどのさまざまな低Df積層板から選択できます。

この材料厚は、最先端の製造技術と組み合わされています。制御インピーダンス処理、レーザードリルによるマイクロビア、複雑なHDI順次積層、厳しい公差でのエッチングはすべて、製造ツールキットの一部です。JLCPCBのプロセス管理は、誘電体厚と銅の位置合わせの一貫性を保証します。これらは、PTFEベースの基板を使用するRFおよびミリ波設計において、最終基板の所望のDkおよびDf性能を実現するために重要です。

一貫した信号性能を保証する信頼性の高い生産

高速チャネルにとって、基板間および製造ロット間の一貫性は、材料特性自体と同じくらい重要です。汎用デジタル基板ではDfの10%の変動は問題にならないかもしれませんが、マージンの少ない56G PAM4チャネルでは、成否を分ける可能性があります。

受入材料検査、工程内インピーダンス試験（TDRおよびネットワークアナライザ）、出荷時電気的検証は、JLCPCBの品質管理の一部です。基板はIPC-6012 Class 2およびClass 3規格に従って製造され、製造された製品が設計に必要な性能を満たすことを保証します。迅速な納期（通常の製造で最短1～2日）により、プロトタイプに取り組むエンジニアはタイムリーに物理的な基板を入手し、チャネルシミュレーション結果を実際の測定Sパラメータデータと比較できます。

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誘電正接に関するFAQ

Q: PCBにおける誘電正接とは何ですか？

誘電正接（Df）は、損失正接（tan δ）とも呼ばれ、PCBの誘電体材料がどれだけの電磁エネルギーを吸収し熱に変換するかを測定する指標です。これは、誘電体において1サイクルあたりに蓄えられるエネルギーに対する失われるエネルギーの比率です。Df値が低いほど信号損失が少なくなり、高速・高周波設計にとって重要です。

Q: 高速PCBにとって良い誘電正接とはどのくらいですか？

10 Gbps以上で動作する設計の場合、一般的にDfが0.010未満（10 GHz時）が推奨されます。非常に高速なSerDesチャネル（56G以上）の場合は、Dfを0.005未満に目標設定します。Dfが約0.020の標準FR4は、通常、5 Gbps未満のデータレートおよび2～3 GHz未満の周波数にのみ適しています。

Q: 誘電正接と比誘電率の違いは何ですか？

比誘電率（Dk）は信号伝播速度と伝送線路インピーダンスを決定し、誘電正接（Df）は信号エネルギーが誘電体内で熱としてどれだけ失われるかを決定します。どちらも積層板材料の特性であり、両方とも周波数に依存します。高速設計では、インピーダンス精度のための安定したDkと、許容可能な挿入損失のための低いDfの両方を制御する必要があります。

Q: 高周波RFアプリケーションに標準FR4を使用できますか？

標準FR4は、比較的高いDf（0.018～0.025）と周波数に対するDkの安定性の低さから、一般的に2～3 GHzを超えるRFアプリケーションには適していません。RF設計では、周波数範囲に応じて、Rogers RO4003C（Df = 0.0027）、RO4350B（Df = 0.0037）、またはPTFEベースの積層板（Df < 0.002）などの材料を検討してください。

結論

重要なパラメータの一つが、PCB材料の誘電正接です。数ギガヘルツを超える周波数では、誘電体損失が最大の損失メカニズムであり、標準的なFR4では現代のシリアルプロトコルやRFシステムに要求される性能を単純に発揮できません。低Df材料の使用は工学的な選択です。これは、必要な周波数、それに対応するスタックアップを理解し、多くの場合、性能とコストのバランスを達成するためにハイブリッドアプローチを使用することを意味します。公表されたDf値は、数値自体と同じくらい、その背後にある測定方法と試験周波数も重要です。