USB-3.0差動信号の設計ガイド

データ転送の世界において、USB 3.0はUSB 2.0ののんびりしたジョガーに対するウサイン・ボルトのような存在です。USB 2.0は「ハイスピード」と呼ばれ、480 Mb/sでのろのろと走っていましたが、USB 3.0 SuperSpeedは5 Gb/sまで急上昇します（10倍以上高速）。しかし、この速度の飛躍は全二重動作と、専用ピン上の新しい差動送信（SSTX）および受信（SSRX）ペアをもたらします。USB 2.0のD+/D–ラインは列挙とレガシーデータを処理し、2つの新しい5 Gb/s高速差動ペアが各方向にSuperSpeedデータを伝送します。技術との後方互換性を維持しながら、USB 3.0ポートは依然としてUSB 2.0デバイスを受け入れますが、より遅いデータレートで動作することを意味します。このような高周波数では、トレースはマイクロ波伝送線路のように振る舞います。小さな レイアウト のミスがインピーダンス不整合やクロストークを引き起こす可能性があります。

先に述べたように、USB 3.0のSuperSpeedレーンは送信用に専用ペア（SSTX+とSSTX–）、受信用にペア（SSRX+とSSRX–）を使用します。それぞれがグランドを基準とした高速アナログ信号と全二重通信を伝送します。SSTX/SSRXペアは制御インピーダンス伝送線路として扱います。実際には、これらの信号は均一な間隔、厳密な長さマッチング、および堅固なリターンパスを備えて並行に配線する必要があります。 これらすべてについて、概念をさらに深めながら記事の中で議論していきます。

差動ペアの配線：

5 Gb/sでは、USB 3.0 SuperSpeedラインはインピーダンスと配線形状の厳密な制御が求められます。SuperSpeed差動ペアは90 Ω ±10～15%の伝送線路として配線する必要があります。これは、PCBの誘電体スタックアップに従って計算された均一なトレース幅と間隔を使用することを意味します。差動インピーダンスは、単純にシングルエンドインピーダンスの2倍ではありません（結合のため）。実際には、設計者は90 Ω（通常±10%が許容）を目標とします。90 Ωを乱すような形状変更（ピンパッド、ビア、スプリットなど）は避けてください。特に、SuperSpeedペアを電源プレーンやプレーンのスプリット上に配線しないでください。より良いリターンパスと電磁界シールドのために、隣接層のベタグランドプレーン上に差動ペアを常に配置してください。SuperSpeedのペア内長さの不一致は約5 mil（≈0.13 mm）以下にすべきです。これはわずか数ピコ秒のスキューに相当します。TXとRX間のペア間長さマッチングは不要ですが、各ペア自体はマッチングさせる必要があります。

差動ペア配線のその他のルール：

1) SuperSpeed TXとRXペアはすぐ隣に配置すべきではありません。互いに強いクロストークを結合する可能性があるためです。SSTXとSSRXペアは少なくともトレース幅の5倍離してください（例えば、5 mil幅のトレースの場合、約25 milの間隔を確保）。

2) スタブとビアの断絶はSuperSpeedにとって致命的です。USBレイアウトでは、SuperSpeedトレースにスタブがあってはなりません。

3) 可能であれば差動ペアを1つの層に保つ（またはグランドを挟んだ対向層に配置する）ことでビアを最小限に抑えてください。ビアが多いほどUSBトレースの総実効長が減少するためです。

4) 次のプレーンへの直接パスを提供せずに、ペアをグランドプレーンから離さないでください。

5) 複数のスルーホールパッドやグランドフィンガー（例：Type-Aシェル）は、不要な寄生スタブや結合を引き起こす可能性があります。原則として、いかなる層でもSuperSpeedコネクタピン間に銅（トレースまたはプレーン）を配置しないでください。

PCBスタックアップの推奨事項：

適切なPCBスタックアップはUSB 3.0 SIの基盤です。 少なくとも4層を使用し、密度が要求する場合はそれ以上が望ましいです。一般的な4層USB 3.0ボードは以下の通りです：

• トップ層（信号）。
• 第2層（グランドプレーン）。
• 第3層（電源プレーン）。
• ボトム（信号）。

しかし、EMIの観点からより良いのは、ボード寸法が許せばSIGNAL/GND/GND/SIGNALを使用することです。すべての高速差動トレースはトップまたはボトムに配線し、その直下にベタグランドプレーンを配置します。重要なルールは、すべてのSuperSpeedデータトレースを完全にベタグランドプレーン上に配線し、直下に断絶やスプリットがないようにすることです。層が多いほど選択肢が増えます。6層ボードでは、トップ（信号）、L2（グランド）、L3（信号）、L4（電源）、L5（グランド）、ボトム（信号）、または同様の対称レイアウトが可能です。グランドと電源プレーンをペアにして、スタックがバランスされ、反りにくくなるようにします。複数のプレーン（例えば、複数のグランドや分割ドメイン）がある場合、USBトレースの下に1つの途切れのないグランドが存在することを確認してください。TXとRX間のペア間長さマッチングは不要です。

トレースの曲がり、ビア、および不連続

曲がり：SuperSpeedトレースを配線する際は、不連続を最小限に抑えることに徹底してください。ルート上の鋭いまたは不規則な形状は避けてください。コーナーには90°の曲がりを絶対に使用しないでください。各90°コーナーは実質的にペアの片側を長くし（不一致）、インピーダンスの乱れを引き起こします。「曲がりはできるだけ少なく使用し—できれば2回以下に—、必要に応じて45°または曲線の曲がりを選択してください。これらはペアをマッチングさせるために片側のトレースのわずかな余分な長さをより適切に考慮します。

ビア： ビアは別のトラブルの原因です。SuperSpeedパス内の各ビアは寄生インダクタンスとキャパシタンスを追加し、アイダイアグラムをぼやけさせる可能性があります。各信号ビアは実効的に許容チャネル長を減少させます（ビアあたり約2インチの長さ）。層の変更が必要な場合は、グランドリターンパスを維持するために、常にグランドビア（または信号ビアの両側にペアで）を配置してください。例えば、差動ペアが第1層（信号）から第3層に移動する場合、第2層（グランド）と第4層（グランドまたは電源）がベタであり、ビア付近で接続されていることを確認してください。

不連続： トレースをパッド間（USBコネクタのスルーホール）に配線し、ループさせないでください。一部のUSBコネクタ（Type-A/B）には内部シールドまたは中央グランドピンがあります。これらのスペースをいかなる層でも他の銅で埋めないでください。信号ペアと意図しない隣接物間にキャパシタンスが導入されます。

AC結合とコンデンサの配置

USB 3.0のSuperSpeedラインはデフォルトでAC結合されています。電気仕様では、DCバイアス差をブロックするために各SSTXレーンに直列コンデンサが必要です。実際には、0.1 μF（100 nF）チップコンデンサを2つ直列に、SSTXpに1つ、SSTXnに1つ、USBコネクタまたはレセプタクルにできるだけ近づけて配置します。

結合コンデンサのガイドライン：

1) これらのコンデンサは小型（0402以下）で、リードインダクタンスが非常に低いタイプ（≤0.2 nH）でなければなりません。

2) 対称性が重要です。ペアの両側に同一値のコンデンサ（できれば同じ製造ロット）を使用して、余分なコモンモードノイズの導入を避けてください。

3) 受信側（SSRX）では、通常AC結合は不要です（受信機の入力段はDCを処理できます）。したがって、通常は送信ペアにのみACコンデンサを配置します。

FR4、4層スタックアップを使用した設計例：

• 誘電体（FR-4）比誘電率： εᵣ = 4.3
• トップ信号から最寄りのグランドプレーンまでの距離： h = 0.20 mm（一般的なプリプレグ）
• 銅厚（1 oz）： t = 0.035 mm（35 µm）
• 目標差動インピーダンス： Zdiff目標 = 90 Ω

計算機から：

したがって、ここでは90オームのインピーダンス目標に対して、各差動ペアのトレース幅は0.33mm、間隔は0.31（ペア間間隔）とすべきであり、これにより50.47オームのシングルエンドインピーダンスも提供されます。結合効果により、差動ペアの全体インピーダンスは90オームです。これは、差動ペアのマイクロストリップとストリップライン計算をサポートする任意のオンライン計算機で行えます。パラメータは他の材料に応じて計算されます。JLCPCBインピーダンス計算機を試すことができます。

よくあるレイアウトミスとその回避方法

• グランドプレーンの分割。参照プレーンのスプリット上にSuperSpeedトレースを配線すると、信号リターンパスが損なわれる可能性があります。 グランドまたは電源プレーンの継ぎ目や切断部上に配線しないでください。
• 一貫性のないトレース間隔や幅の使用（例えば、不均一なビアパッドやソルダーマスクによる）は、インピーダンスを許容範囲外に押し出す可能性があります。その層でペア間の同じ間隔と固定幅を常に維持してください
• +/–ペアの長さを数mil以内でマッチングするのを忘れると、スキューが発生する可能性があります。各曲がりやビアは小さな非対称性を追加するため、曲がりが避けられない場合は測定して調整してください。ソース/コネクタ付近の蛇行ルートは、全体にわたる不一致のジグザグよりも優れています。
• 鋭い90°コーナーとメアンダ。これらは不連続を引き起こします。曲がりには45°または曲線トレースを使用してください。
• 不正確なAC結合。0.1 μFコンデンサをコネクタから遠くに配置したり、間違った値を使用すると、リンクが壊れる可能性があります。TXペアのみに結合コンデンサが必要であり、コネクタピンのすぐそばに0.1 μFを配置することを忘れないでください
• 層間の対称性の喪失。ペアの一方のトレースをプレーンスプリットの片側や不規則なビアを横切って配線すると、対称性が損なわれる可能性があります。ルネサスは異なる層の差動ペアピン間の金属に対しても警告しています。

結論：

これは差動信号レイアウトのガイドであり、90オームのインピーダンスを実際に達成する方法を示す設計例も含まれています。すべてはトレース間隔とトレース幅にかかっています。厳密な設計では、USB-IFの推奨に従い、ハードウェアを構築する前に信号整合性を検証するためにチャネル全体（ケーブルを含む）をシミュレーションする必要があります。重要なポイントは、USB 3.0 SuperSpeedレーンを短い高速シリアルリンク（低速でのPCIeやSATAに匹敵）として扱い、同じSIベストプラクティスをすべて遵守することです。基本的なガイドラインから逸脱があると、信号にエラーが発生し、不要なクロストークが生じる可能性があります。通常、アイダイアグラムで測定される信号品質は、このトピックに関する完全な記事で扱われています。詳細については、JLCPCBブログセクションをご覧ください。