インピーダンス制御ルーティングが信頼性の高い高速PCB性能を実現する方法

重要なポイント

インピーダンス制御配線は、1 Gbpsを超える信頼性の高い高速PCB性能に不可欠であり、フィールドソルバー計算、連続したリファレンスプレーンを備えた対称的なスタックアップ、安定した低損失誘電体、厳格なシングルエンド/差動配線ルールを通じて、インターフェース固有のインピーダンス（USB 90 Ω、PCIe 85 Ω、DDR4 40/80 Ω、HDMI 100 Ω）を正確にターゲットにすることで、反射、リンギング、ビットエラーを排除します。エッチング、銅プロファイル、ラミネーションにおける製造精度は、±10%の公差でTDRテストによって検証され、JLCPCBでの試作から量産まで一貫した結果を保証します。

すべての設計ルールチェックに完璧に合格したPCBを作成したのに、製造から戻ってきた基板で高速信号が反射、リンギング、不可解なデータエラーで溢れていたという経験はありませんか？おそらくそうでなければ、制御されていないインピーダンスの結果を発見したことでしょう。インピーダンス制御を伴う配線の技術は、シミュレーションする回路図モデルと実際に動作する物理的な基板の間に存在します。それがなければ、基板上のすべての高速トレースはギャンブルです。データレートが1 Gbpsのしきい値を超え、信号エッジレートがナノ秒以下になると、PCB上の銅トレースはワイヤのように動作しなくなり、伝送線路のように動作し始めます。この段階では、個々のトレースの特性インピーダンスは、ネットリスト接続が正しいことを確認するのと同じくらい重要です。

トレースインピーダンスとドライバまたはレシーバインピーダンスの間の10～15パーセントの不一致でさえ、アイダイアグラムを閉じ、ビットエラーを引き起こすのに十分な強度の反射をもたらす可能性があります。この記事では、現代の高速設計においてインピーダンス制御配線がなぜ必須であるかを議論し、インピーダンス値を計算してターゲットにするための最も重要な技術、一貫したインピーダンスを可能にする材料とスタックアップの選択、そして最終的にインピーダンスを仕様内に保つために必要な製造精度を見ていきます。また、JLCPCBの製造能力が試作から量産までの間で正確なインピーダンス制御を実現する方法についても議論します。

高速設計にインピーダンス制御配線が不可欠な理由

インピーダンスと信号整合性への影響を理解する

PCB上の各トレースは銅トレースであり、その物理的形状と周囲の誘電体の特性に基づく特性インピーダンスを持っています。外層のマイクロストリップトレースの場合、トレース幅、銅厚、リファレンスグランドプレーンからの高さ、およびラミネートの誘電率（Dk）がすべてインピーダンスを決定する要因です。2つのリファレンスプレーンに挟まれたストリップライントレースの場合、同じ考慮事項が適用されますが、形状が対称である点が異なります。

この特性インピーダンスは、高速信号がトレースに沿って伝播するとき、伝送線路の連続的な特性として認識されます。インピーダンスが全長にわたって同じで、両端で適切に終端されている場合、信号はドライバとレシーバの間をクリーンに流れます。経路に沿った任意の点でインピーダンスが変化すると、信号エネルギーの一部がソースの方向に反射されます。この反射の大きさは反射係数によって決定され、これは2つのインピーダンス値の差を2つのインピーダンス値の合計で割ったものによって決まります。

一般的な高速インターフェースのインピーダンスのターゲット値は明確に定義されています。USB 2.0およびUSB 3.0は90オームの差動が必要です。PCIeは85オームの差動インピーダンスを定義しています。DDR4メモリバスは40オームのシングルエンドトレースと80オームの差動ペアを持っています。HDMIは100オームの差動インピーダンスが必要です。通常±10パーセントの範囲内である許容公差を超えてこれらのターゲットを満たさない場合、信号整合性の障害が直接発生します。

インピーダンスが制御されていない場合の一般的な問題

高速設計では、インピーダンスが制御されていないと、症状は非常に早く現れます。信号反射が最も身近な問題です。トレースの各インピーダンス不連続部は、幅の変化、ビア遷移、またはコネクタインターフェースによるものであれ、ソースに反射して戻る反射です。これらの考慮事項は元の信号に重なり、各遷移エッジでオーバーシュート、アンダーシュート、リンギングを引き起こします。

2番目の重要な問題はクロストークの増幅です。基板全体にわたるトレースインピーダンスのランダムな変動により、隣接するトレース間の相互作用がランダムになります。近端クロストーク（NEXT）と遠端クロストーク（FEXT）の両方は、定義されたリファレンスプレーン上で制御されたインピーダンスでトレースが配線されていない場合に強化されます。3W間隔のルールは有益ですが、本質的に制御されていないトレース形状を相殺することはできません。

効果的なインピーダンス制御配線のための主要技術

ターゲットインピーダンス値の計算と設定

制御インピーダンス配線の原則は、配線前にターゲット値を知ることです。これらの値は2つの方法で取得されます：インターフェース仕様とスタックアップ形状のインピーダンス計算です。シングルエンドマイクロストリップトレースの場合、特性インピーダンスはよく知られた式で推定できます：

Z0 = (87 / sqrt(Er + 1.41)) x ln(5.98 x H / (0.8 x W + T))

ここで、Erは基板の誘電率、Hはトレースとリファレンスプレーン間の誘電体の高さ、Wはトレース幅、Tは銅厚です。この式は最初の推定を行うには合理的ですが、製造設計では常にフィールドソルバーを使用して正確な結果を得るべきです。Polar Instruments Si9000や、Altium DesignerおよびKiCadに組み込まれたインピーダンス計算機などのツールは、フィールドソルバーレベルで正確です。

シングルエンドおよび差動ペアの配線戦略

ターゲットインピーダンス値を決定し、トレース幅を計算した後、配線戦略によって信号経路全体でそれらの値を同じに保つかどうかが決まります。

シングルエンド制御インピーダンストレースでは、以下が重要な配線ガイドの一部です：

1.信号層の隣に一定のリファレンスプレーンを配置します。制御インピーダンストレースのリファレンスプレーンの不連続は、ローカルインピーダンスを破壊し、巨大な不連続を形成します。

2.経路全体でトレース幅を同じにします。絶対に必要な場合を除いて、隙間を通すためにトレースを細くすべきではなく、細くする場合は、細くした部分をできるだけ短くするべきです。

3.層間遷移を最小限に抑えます。各ビアによって容量性不連続が生じ、局所的にインピーダンスが低下します。層変更が避けられない場合、リファレンスプレーン電流への近い代替経路を提供するためにスティッチングを使用するべきです。

4.隣接するトレースと銅箔領域の間に十分なクリアランスを確保します。近接した導体は、容量性でトレースの実効インピーダンスを変化させます。

インピーダンス制御をサポートする材料とスタックアップの選択

安定した誘電特性を持つラミネートの選択

すべてのインピーダンス計算における最初の変数の1つは、PCBラミネートの誘電率です。その数値が安定して明確に定義されていない限り、計算したトレース幅は、製造している基板上で望ましいインピーダンスを与えません。樹脂含有量、ガラスの織りスタイル、測定周波数に応じて、標準的なFR4の誘電率（Dk）は約4.2から4.7の間で変動します。最初の困難はその変動です。Dkの0.3の差はインピーダンスを3～5パーセント変化させ、公差予算を直接消費します。

誘電正接（Df）も5 GHzを超える設計では重要になります。標準的なFR4のDfは約0.017から0.025であり、これは高周波数での高い信号減衰につながります。Isola I-Speed（Dk 3.63、Df 0.0085）やPanasonic Megtron 6（Dk 3.4、Df 0.002）などのはるかに低損失のラミネートは、劇的に低損失ですが、Dkの値も異なり、すべてのインピーダンス計算を変更します。材料を変更する場合は、すべてのトレース幅を再計算する必要があります。

一貫したインピーダンスのための層スタックアップ最適化

基板上の各トレースのインピーダンスを定義する構造的基盤は、層スタックアップです。スタックアップは制御インピーダンス設計ではオプションではありません。それはあなたが行う最も重要な設計選択です。

インピーダンス制御スタックアップは、いくつかの原則に従うように設計されています：

• 各信号層は、直接隣接する連続したリファレンスプレーンを持たなければなりません。4層基板の場合、標準的な信号-グランド-電源-信号構成は、上層にグランドプレーンリファレンス、下層に電源プレーンリファレンスを提供します。
• 対称的なスタックアップが好まれます。対称的なスタックアップはまた、基板厚間の銅分布のバランスを取り、ラミネーションプロセスでの反りを最小限に抑え、プレス後の誘電体厚の変動を排除します。

正確なインピーダンスに必要な製造精度

エッチング公差、銅プロファイル、位置合わせ制御

方程式の半分はインピーダンスを制御するように設計されています。製造プロセスは、ターゲットインピーダンスを公差内に保つのに十分な精度でターゲットトレース形状を再現できる必要があります。多くの製造パラメータが、完成した基板上で達成されるインピーダンスに直接影響を与えます。

最も重要なものはエッチング公差です。化学エッチングプロセスでは、銅は垂直方向だけでなく、アンダーカットとして知られるプロセスで水平方向にもエッチングされます。この断面は台形であり、完成したトレースは上部が下部よりも薄くなります。通常のエッチング操作では、アンダーカットは実効トレースの両側で0.5～1.5ミルになる場合があります。6ミルでエッチングされたトレースは、上面で4～5ミルの幅で有効になる場合があります。製造業者はアートワークを事前に広げることでこれを相殺しますが、この事前拡張の精度は最終的なインピーダンスに直接影響します。

銅プロファイル：誘電体に接着された銅箔の表面は粗く、銅プロファイルとして知られています。一般的な電着（ED）銅は、5～10マイクロメートル（標準プロファイル）から1～3マイクロメートル（超低プロファイル、VLP）の粗さプロファイルがあります。この粗さは高周波数での実効導体損失を増加させ、銅と誘電体の間の実効境界を変化させるため、インピーダンスに微妙な影響を与えます。10 GHzを超える設計では、逆処理箔（RTF）または超超低プロファイル（HVLP）銅を指定することが重要です。

位置合わせ制御は、多層基板内のすべての層が他の層と完全に整列することを保証するプロセスです。ラミネーション中に信号層がリファレンスプレーンに対して移動すると、トレースの片側の実効誘電体高さが変化し、インピーダンスの非対称性が生じます。最近の製造装置は±2～3ミルの位置合わせ精度を持っていますが、これは製造クーポンの断面分析によって確認する必要があります。

誘電体厚のラミネーション制御も重要です。プリプレグ層は熱プレスラミネーションサイクル中にクリープし圧縮され、最終的な誘電体厚はラミネーション圧力、温度場、上下の層の銅密度によって決まります。大きな銅箔領域がある領域は、小さな銅箔領域よりもプリプレグを圧縮しないため、局所的な誘電体厚の変動が生じます。この効果は銅バランシング技術の助けを借りて低減できます。

製造におけるテストと検証方法

制御インピーダンス基板は、製造されたインピーダンスが設計仕様と一致することを検証するためにテストする必要があります。この測定の業界標準ツールは、時間領域反射率計（TDR）です。TDRは、高速立ち上がり時間パルスをテストクーポントレースに送信し、反射信号を測定することによって動作します。トレース長に沿った反射プロファイルは、各点でのインピーダンスを明らかにします。不連続、変動、またはターゲットインピーダンスからの偏差は、TDRプロットで確認できます。

テストクーポンは、製造基板と並んでパネルボーダーに含まれ、同じプロセスで製造され、実際の製品のインピーダンス性能を表します。標準的なテストプロトコルはIPC-TM-650 2.5.5.7に従い、プリント基板上の伝送線路の特性インピーダンスのTDR測定方法を規定しています。各インピーダンス制御層は独立してテストされ、結果は注文とともに発送されるインピーダンステストレポートに記録されます。

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JLCPCBのインピーダンス制御配線における専門知識

正確なインピーダンスマッチングのための高度な製造プロセス

JLCPCBは、一貫したインピーダンス制御基板を提供するために必要な製造精度に多大な投資を行っています。インピーダンス制御注文の製造プロセスには、生産ラインの実際の材料特性とプロセスパラメータに合わせて調整されたフィールドソルバー計算を使用した生産前のインピーダンスモデリングが含まれます。これは、エッチング補正、誘電体厚ターゲット、トレース幅調整が、指定された材料とスタックアップに特化して調整されることを意味します。

すべてのインピーダンス制御注文には、専用のテストクーポンでのIPC-TM-650 2.5.5.7に準拠したTDRテストが含まれます。インピーダンステストレポートは出荷時に提供され、製造された基板が公差範囲内で指定されたインピーダンスターゲットを満たしていることの文書化された検証を提供します。このレベルのプロセス制御は、プレミアムまたは迅速注文だけでなく、標準的な生産注文でも利用できます。

試作から量産までの信頼性の高い結果

試作と量産の間の一貫性は、インピーダンス制御設計にとって重要な懸念事項です。試作実行で50オームを測定した基板は、10,000ユニットにスケールアップしても50オームを測定する必要があります。JLCPCBは、標準化された材料調達、各材料とスタックアップの組み合わせに対する文書化されたプロセスレシピ、エッチファクターや誘電体厚などの重要なパラメータに対する統計的プロセス制御を通じて、この一貫性を実現しています。

試作数量の場合、JLCPCBは標準スタックアップで1～2日からの生産時間でインピーダンス制御基板を提供し、長いリードタイムなしでインピーダンス制御設計を迅速に反復することを可能にします。価格は標準PCBで$2から始まり、インピーダンス制御オプションは、含まれるTDRテストとより厳格なプロセス制御によって十分に正当化される適度なプレミアムを追加します。

インピーダンス制御配線に関するFAQ

Q：インピーダンス制御配線とは何ですか？いつ必要ですか？

インピーダンス制御配線は、特定の特性インピーダンスを達成するためにPCBトレースを設計および製造し、製造中にTDRテストを通じて検証する手法です。USB 3.0、PCIe、DDR4、HDMI、Ethernetなどの高速インターフェース、または約1ナノ秒より速いエッジレートを持つ任意の信号が設計に含まれる場合はいつでも必要です。

Q：制御インピーダンスPCBの一般的なインピーダンス公差は何ですか？

制御インピーダンスの標準的な製造公差は±10パーセントです。これは、50オームのターゲットの場合、測定されたインピーダンスが45～55オームの間であれば受け入れられることを意味します。100オームの差動ペアの場合、許容範囲は90～110オームです。

Q：スタックアップは制御インピーダンスにどのように影響しますか？

スタックアップは、各信号層とそのリファレンスプレーン間の誘電体高さを定義し、これはインピーダンス方程式の主要な変数の1つです。プリプレグタイプの変更、銅層の追加または削除、層順序の再配置はすべて誘電体高さを変更し、したがってインピーダンスを変更します。

Q：2層PCBで制御インピーダンスを達成できますか？

はい、ただし制限があります。2層基板では、制御インピーダンスは反対側の層にグランド銅箔領域を持つマイクロストリップ形状を使用して達成されます。課題は、グランドベタにギャップやボイドがあり、リファレンスプレーンの連続性を妨げる可能性があり、専用のソリッドグランドプレーンを持つ多層基板よりもインピーダンスが予測しにくくなることです。