PCB上の差動ペア：ルーティング、インピーダンス制御、シグナルインテグリティのベストプラクティス

高速デジタル設計では、数Gbpsから数十Gbpsのレートでデータを確実に伝送するために、差動ペアへの依存がますます高まっています。これらのペア配線は、同じ振幅で逆極性の信号を伝送し、受信側がコモンモードノイズを除去しながら差動信号を保持できるようにします。エンジニアはUSB、HDMI、PCIe、Ethernetなどのインターフェースに差動ペアを使用します。これは、シングルエンド配線と比較して優れたノイズ耐性と低減されたEMIを提供するためです。

はじめに：高速PCBにおける差動ペアの重要性

差動信号の基礎

差動ペアは、逆極性の信号を伝搬する2本の相補的な配線（正と負）で構成されます。受信側は正から負を減算して元のデータを復元します。この減算により、電源変動や外部干渉など、両方の配線に等しく乗るノイズが相殺されます。PCB用語では、重要なパラメータは差動インピーダンスであり、通常は規格に応じて90～100オームで、反射を避けるために経路全体にわたって一貫している必要があります。

今日、差動ペアが不可欠な理由

現代のデバイスではデータレートが劇的に上昇しており、USB 2.0の480 MbpsからPCIe 5.0のレーンあたり20 Gbpsに達しています。シングルエンド信号はこれらの速度ではノイズとスキューに苦しみ、ビットエラーにつながります。差動ペアはより長い配線長と過酷な環境に耐えながら、より少ないEMIを放出します。これらは、信号完全性が性能に直接影響する家電製品、車載インフォテインメント、データセンターで標準となっています。

差動ペアの主な利点と一般的な規格

シングルエンド信号に対する利点

差動ペアにはいくつかの実用的な利点があります。優れたコモンモード除去を提供し、多くの場合シングルエンド線より20～40 dB優れており、グランドバウンスやクロストークへの感受性を低減します。EMI放射は、逆方向の電流が磁場を相殺するため低下します。リターン電流はペアとその参照プレーン間に閉じ込められ、ループ面積を最小化します。車載や産業システムのようなノイズの多い環境では、これらの利点がより低いビットエラーレートとより堅牢なリンクにつながります。

一般的な規格と典型的なインピーダンス要件

ほとんどの高速インターフェースは、厳しいインピーダンス公差で差動ペアを指定しています。一般的な例は以下の通りです：

表1：一般的な差動ペア規格とインピーダンス目標。

これらの値はインターフェース仕様に由来し、製造時に制御された誘電体材料と配線形状が必要です。

信頼性の高い差動ペアのための必須設計ルール

インピーダンス制御、幅、間隔、長さマッチング

差動インピーダンスは、配線幅（W）、間隔（S）、参照プレーンまでの高さ（H）、誘電率（Er）を使用して計算されます。FR-4上の典型的な100 Ωペアでは、幅4～6 mil、間隔5～8 mil、プリプレグ厚さ4～6 milが適切に機能します。Saturn PCB ToolkitやAltium/KiCadの内蔵計算機などのフィールドソルバーは、スタックアップに基づいて正確な値を提供します。エッチングや誘電体の変動によりインピーダンスが5～10%シフトする可能性があるため、製造ノートに公差を指定してください。長さマッチングは、ペア内スキューを5～15 ps（立ち上がり時間に依存）に制限します。より長い配線にアコーディオンまたはノコギリ歯パターンを使用し、追加のインダクタンスやキャパシタンスを避けるために振幅を低く（幅の3倍未満）保ちます。

参照プレーン、リターンパス、層選択

ペアに直接隣接する連続した参照プレーン（できればグランド）は、安定したインピーダンスと低インダクタンスのリターンに不可欠です。プレーンを分割するとリターン電流が迂回し、コモンモードノイズが発生します。多層設計では、外部干渉からのシールドのために内層を優先しますが、積層時の反りを制御するためにスタックアップが対称であることを確認してください。高層数のボードでは、信号層とプレーン層を交互に配置して複数の参照を提供します。ペアの周囲に5～10 mmごとにステッチングビアを配置して、層間でプレーンを結合します。

高度な配線テクニックと信号完全性の実践

結合戦略、ビア処理、クロストーク低減

タイト結合（S ≈ W）はコモンモード除去を最大化しますがインピーダンスを低下させます。ルーズ結合はインピーダンスを上昇させ、マッチングを容易にします。一定の間隔でペアを配線し、急な曲がりを避けてください。45度の角度または半径が幅の3倍を超える円弧を使用します。ビアについては、バックドリルまたはブラインド/ベリードビアを使用してスタブを最小化し、ペアビアを対称に配置し、グランドビア（ペアあたり4～6個）で囲んでシールドを維持します。ペアをアグレッサーから少なくとも5H（プレーンまでの高さ）離して、遠端クロストークを-40 dB以下に制限します。

シミュレーションツールと製造上の考慮事項

レイアウト前後のシミュレーションにHyperLynxやSIwaveを使用すると、アイクロージャや反射を早期に発見できます。TDRテストはインピーダンスの連続性を検証します。銅の粗さ（低プロファイル箔が好ましい）、ソルダーマスク厚、エッチング均一性などの製造要因が損失とスキューに影響します。制御されたプロセスは±8～10%のインピーダンス精度を達成し、パネル上のテストクーポンで検証します。DFMルールには、狭い間隔での酸トラップの回避と、信頼性の高いメッキのための最小ドリル-銅クリアランスの確保が含まれます。

差動ペア設計における一般的な課題と克服方法

インピーダンス不連続、スキュー、EMI問題

曲がり、コネクタ、層変更はインピーダンス低下を引き起こし、アイ開口を劣化させる反射を生じます。過度なペア内スキューは差動をコモンモードに変換し、EMIを増加させます。解決策には、遷移部での漸進的なテーパー、厳しい長さ公差（5 Gbps超で0.1 mm未満）、グランドプアやビアによるシールドが含まれます。

公差解決におけるプロフェッショナル製造の役割

エッチング変動と誘電体の不一致はインピーダンスを10～15%シフトさせる可能性があります。プロのファブリケーターは、精密パターニングのためのレーザーダイレクトイメージング、制御されたプリプレグフロー、インピーダンスクーポンテストを使用して±5～10%の精度を維持します。また、低損失材料のスタックアップを最適化し、ビア構造や間隔の実現可能性に関する早期のDFMフィードバックを提供します。

結論

差動ペアは、データレートが1 Gbpsを超える場合、ノイズマージンが厳しくなる場合、またはEMIコンプライアンスが必要な場合に重要です。これはUSB-C、PCIe、高解像度ビデオなどの現代のインターフェースで一般的です。適切な実装により、開いたアイ、低BER、認証通過が保証されます。

信頼性の高い結果を得るには、高速ボードの経験が豊富なファブリケーターと提携してください。JLCPCBは精密なインピーダンス制御（標準±10%、要求に応じてより厳密）、高密度配線のための多層およびHDIサポート、信号完全性を早期に検証するためのクイックターンプロトタイピングを提供しています。オンライン計算機とDFMチェックにより、生産前に差動ペアパラメータを改良できます。jlcpcb.comで設計をアップロードして、厳しい高速要件を満たす即時見積もりと製造を入手してください。

FAQ：差動ペアに関するよくある質問

Q1：差動信号とシングルエンド信号の主な違いは何ですか？

A：差動は2本の相補的な配線を使用してコモンモードノイズを相殺し、シングルエンドよりも優れた耐性（20～40 dB）と低いEMIを提供します。シングルエンドは単一の配線とグランド参照に依存します。

Q2：差動ペアの長さマッチングはどの程度厳密にすべきですか？

A：タイミングエラーとモード変換を防ぐために、ペア内スキューを5～15 ps未満（または5 Gbps超の信号では0.1 mm未満）に保ちます。より長い配線にサーペンタイン配線を使用します。

Q3：差動ペアにとって固体参照プレーンが重要な理由は何ですか？

A：一貫したインピーダンス、低インダクタンスのリターンパス、シールドを確保します。プレーン分割は電流の迂回を強制し、ノイズと不連続を生じさせます。

Q4：差動ペアを外層に配線できますか？

A：可能ですが理想的ではありません。内層はより良いシールドとインピーダンス安定性を提供します。外層は外部ノイズへの感受性を高め、追加のガードが必要です。