PDN設計：高性能PCBのための安定した電力供給の構築

新しく組み立てたPCBを起動したところ、FPGAが起動しなかったり、ADC入力が本来あるべきほどクリーンでなかったり、シミュレーションでは発生しなかったエラーが高速シリアルリンクで発生したりしたことはありませんか？シグナルインテグリティの作業を疑う前に、まずPDN設計を見直してください。実用化に至らなかった多くの製品では、問題は信号経路ではなく、信号経路への電力供給にあるのです。

成功するPCBは、目に見えないインフラである、適切に設計された電源分配ネットワークの上に成り立っています。機能ブロック図に現れることはなく、高速配線ほど頻繁に言及されることもありません。しかし、安定した低インピーダンスで電力が供給されなければ、たとえ最良の差動ペアやインピーダンス制御されたトレースでも、その性能は低下します。今日のPCB向けPDN設計の概念、実践、そして現実について深く掘り下げてみましょう。ターゲットインピーダンスの計算から、デカップリング、レイヤースタックアップ、製造品質管理のための戦略と最適化までを扱います。

現代のPCBにおいてPDN設計が重要な理由

PDN設計の意味とパワーインテグリティにおける役割

では、PDN設計とは何でしょうか？電源分配ネットワークとは、電圧レギュレータモジュール（VRM）の出力から、基板上の個々の集積回路（IC）の電源ピンに至るまでの電気回路全体のことです。この経路は、銅プレーン、ビア、トレース、デカップリングコンデンサ、そしてVRM自体で構成されます。PDN設計の問題は、ICが必要とする全周波数帯域にわたって、低インピーダンス、低電圧降下、低ノイズで電力を供給するために、この経路全体を設計することです。

ターゲットインピーダンスは、PDN設計における基本的な指標です。これは、ICが過渡電流を必要とする任意の周波数において、PDNがそのICに対して示すべきPDNの最大値です。ターゲットインピーダンスの古典的な公式は単純です：

Z_target = V_allowed_ripple / I_transient

例えば、1.0Vのコアレールがあり、5%のリップル（50 mVのリップル）を許容でき、クロックエッジ時にFPGAが消費する過渡電流が2Aである場合、目標インピーダンスは25ミリオームになります。これはかなり高い数値であり、DCから数百MHzに至る周波数スペクトルにおいて、VRMの応答、バルクコンデンサ、セラミックデカップリングコンデンサ、電源プレーン容量の相乗効果によって支えられなければなりません。

不適切なPDN設計によって引き起こされる一般的な問題

PDN設計が不十分または不適切である場合、その影響は基板性能のあらゆる側面に現れます。以下は、エンジニアが直面する最も一般的な問題です。

過渡負荷： プロセッサやFPGAが状態を変更するとき、電流のスパイクが必要となり、電圧降下（ドループ）を引き起こします。その周波数においてPDNインピーダンスが高すぎると、供給電圧が許容される最低動作電圧を下回り、論理エラーやリセットが発生する可能性があります。

過剰な電源ノイズ： 高周波スイッチングノイズが電源プレーンに侵入し、重要なアナログ回路に放射されます。これは、ADCやDACがデジタルロジックと同じ電源レール上にあるミックスドシグナルアプリケーションでは特に有害です。

グラウンドバウンス： リターンパスの連続性の不足や不適切なグラウンドプレーン設計により、グラウンドネットワーク全体で過渡的な電圧差が生じ、信号の基準が乱れます。

EMI： ノイズの多いPDNは、電源プレーン、トレース、さらにはデカップリングコンデンサのループから電磁エネルギーを放射します。FCC Part 15やCISPR 32の制限値違反の多くは、実際にはPDNの問題です。

効果的なPDN設計の主要原則

電源プレーン構成とデカップリング戦略

電圧レギュレータモジュールは、最も低い周波数（DCから数kHz）でのインピーダンスを調整します。その出力容量とフィードバックループの帯域幅（負荷変動にどれだけ速く応答できるか）が応答速度を決めます。バルクデカップリングコンデンサは、中周波数領域（約100 kHz～10 MHz）での負荷を引き受けます。通常、これらは10 uF～100 uFのセラミックまたはタンタルコンデンサで、VRM出力の近くに配置されます。高周波（10 MHz～数百MHz）は、高周波セラミックデカップリングコンデンサが支配的です。ここでは、100nFや10nFのMLCCが、ICの電源ピンに可能な限り近づけて配置されます。それらの役割は、スイッチングが高速な過渡状態において、即座に電荷を供給することです。

数百MHzを超えると、電源プレーンとグラウンドプレーンのペアが分布容量として機能します。

プレーンペアの静電容量：C_planes = (E_r x E_0 x A) / d

上記の量は、比誘電率Er、真空の誘電率E0、重なり面積A、プレーン間の誘電体間隔dです。この内蔵容量は、プレーン間隔を狭くすること（例えば、電源とグラウンド間のプリプレグを8ミルではなく4ミルにする）で大幅に増加し、高周波インピーダンスも低減します。

インピーダンス制御と電圧降下管理

よくある間違いは、デカップリングコンデンサの公称静電容量のみを選択することです。すべてのコンデンサには、それらが使用可能な周波数範囲を決定する寄生等価直列抵抗（ESR）と等価直列インダクタンス（ESL）も含まれています。100 nFの0402サイズMLCCは、ESLが0.5 nH、ESRが10ミリオームの場合があります。その有効性の上限は自己共振周波数（SRF）であり、これはコンデンサが容量性から誘導性に切り替わる周波数です。

SRF = 1 / (2 x pi x sqrt(L_esl x C))

ESL（0.5 nH）を持つその100 nFコンデンサのSRFは約22 MHzです。この周波数を超えると、コンデンサはインダクタとして動作し、インピーダンスが増加します。これが、異なる値の静電容量が複数必要となる理由であり、それぞれがスペクトルの一部をカバーします。大まかなガイドラインとして、1.0Vレールの場合、VRMからICまでの総DC経路抵抗は、電流1アンペアあたり10～15ミリオーム以下であるべきです。3.3Vレールにも同じルールが適用されますが、より余裕があります。

PCBレイアウトにおけるPDN設計のベストプラクティス

コンデンサの配置とループ面積の最小化

デカップリングコンデンサは、その値と同様に物理的な配置も重要です。目的は明白です。コンデンサ、IC電源ピン、およびグラウンドプレーンを通るリターンパス間の電流ループ面積を最小化することです。各電流ループはインダクタであり、インダクタンスは囲まれた面積に比例します。IC電源ピンから10 mm離れ、複数の層を経由するビアを持つデカップリングコンデンサは、IC電源ピンから1 mmの距離にあり、直接ビア（最も近いプレーンペアに真っ直ぐ落ちるビア）を持つコンデンサよりも、はるかに大きなループを形成し、したがってはるかに大きな寄生インダクタンスを持ちます。

最良のPDN性能を達成するための配置ルールは以下の通りです：

1. 高周波用コンデンサ（10 nF、100 nF）は、IC電源ピンの近く、できれば1～2 mm以内に配置する必要があります。BGAパッケージの場合は、電源ピンクラスターの反対側の基板面に配置します。
2. ビア・イン・パッドまたは隣接ビアを使用して、コンデンサパッドを電源プレーンとグラウンドプレーンに直接接続します。コンデンサパッドとビアの間のトレースは、1 mmごとにインダクタンスを増加させます。
3. 中範囲のコンデンサ（1 uF、10 uF）は、ICから5～10 mm以内に保つ必要があります。これらはより低い周波数で動作するため、インダクタンスがそれほど重要ではなく、それほど近くに配置する必要はありません。
4. バルクコンデンサ（22 uF - 100 uF）は、VRM出力の近くに使用します。これらは主にレギュレータによるエネルギー貯蔵に使用され、高周波デカップリング用ではありません。

PDN性能のためのレイヤースタックアップ最適化

PDN性能を達成するために行う最も重要な決定はレイヤースタックアップであり、これは1本のトレースも配線する前に正しく行わなければなりません。電源プレーンとグラウンドプレーンの配置、間隔、積層順序は、PDNの高周波インピーダンスに直接影響します。典型的な4層基板の場合、推奨されるPDN最適化スタックアップは次のとおりです：

6層PDN最適化スタックアップの場合：

L4-L5の電源-グラウンドペア（4 mil間隔）は密結合であり、非常に優れた高周波デカップリングを提供します。さらに高度な設計では、1080や106などのガラススタイルの薄いプリプレグ層を使用して、このギャップを2～3 milにまで減らすこともできます。

堅牢なPDN実装のための製造上の考慮事項

プレーン銅厚とエッチング均一性

画面上で優れたPDNを作成することは、仕事の半分に過ぎません。製造プロセスは設計意図を忠実に再現する必要があり、PDN性能に直接影響を与える製造上の変数がいくつかあります。DC抵抗を制御する最も重要な方法は、銅の重量を変えることです。ほとんどの信号層は1 oz銅（1.2 mil / 35 um厚）で十分ですが、大電流が流れる電源プレーンは、2 oz（2.4 mil / 70 um厚）または3 oz銅を使用することでメリットが得られます。銅プレーンのDC抵抗は厚さに反比例します。銅の重量を2倍にすると、抵抗は半分になります。

しかし、より厚い銅の使用には、製造上の妥協点があります：

エッチング： 銅が厚いほど横方向のアンダーカットが大きくなり、エッチング時間も長くなります。これにより、トレース幅の精度と最小フィーチャサイズが低下します。1 oz銅上の4 milトレースパターンは、同じ最終幅を得るために2 oz銅では5～6 milが必要になる場合があります。

ラミネート： 銅が厚いほど、特に高密度トレースパターンの周辺領域で、より多くのプリプレグ樹脂充填が必要になります。樹脂が不足すると、ボイドや剥離が生じる可能性があります。

穴あけ： 銅含有量が多いとドリルの摩耗が増加し、穴壁周辺にバリが発生する可能性があり、IPC-6012 Class 2および3の要件に従った信頼性に影響を与える可能性があります。

JLCPCBのPDN設計と製造における専門知識

複雑なPDNレイアウトとDFMのための高度なサポート

優れたPDN設計を作成するには、お客様の設計上の決定の背後にあるエンジニアリングをしっかりと理解しているメーカーが必要です。JLCPCBは、完全なDFM（Design for Manufacturability）レビューを提供し、製造に入る前に潜在的なPDN問題を検出します。

プレーンクリアランス、銅バランス、ビア構成、スタックアップの実現可能性は、同社のエンジニアリングチームが標準的な注文プロセスの一部としてレビューします。DFMレビューにより、PDN容量を最大化するための電源-グラウンドプレーン間の狭い間隔や、低抵抗の電源分配を実現するための2 oz銅など、お客様の設計要件が同社のプロセスで実現可能であることが保証されます。

試作から量産までの信頼性の高い生産

PDN設計の検証は試作段階で終わるわけではありません。試作から量産に移行する際に最も重要なことは一貫性です。最初のバッチでPDNが優れていても、千番目のバッチでも全く同じでなければなりません。

この一貫性を確保するために、JLCPCBは標準化されたプロセス、受入材料検査、工程内監視、およびIPC-A-600 Class 2規格に準拠した最終品質管理を確立しています。また、0201パッケージなどのデカップリングコンデンサの精密な配置のためのSMT実装サービスも提供しています。高い製造精度、包括的なDFMレビュー、そして安定した量産は、大規模に信頼性の高いPDNネットワークを設計する方法を開発しているエンジニアに強力な製造基盤を提供します。

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PDN設計に関するFAQ

Q: PCB設計におけるPDN設計とは何ですか？

PDN設計（Power Distribution Network design）とは、PCB上で電圧レギュレータからICの電源ピンに至るまでの完全な電力供給経路を設計するプロセスです。これには、電源プレーン構成、デカップリングコンデンサの選定と配置、ビア設計、レイヤースタックアップの最適化が含まれます。

Q: PDNのターゲットインピーダンスはどのように計算しますか？

式 Z_target = V_ripple / I_transient を使用します。電源レールの最大許容電圧リップル（通常、公称電圧の3～5%）と、ICが消費する最大過渡電流を決定します。

Q: デカップリングコンデンサはいくつ必要ですか？

普遍的な数値はありません。その数量は、ターゲットインピーダンス、カバーする必要のある周波数範囲、およびICの過渡電流要求に依存します。まずはICメーカーの推奨事項から始め、PDNシミュレーションツールを使用して、コンデンサネットワークが全周波数帯域にわたってターゲットインピーダンスを満たしていることを確認してください。

Q: PDNインピーダンスをシミュレーションするにはどのようなツールを使用できますか？

Ansys SIwave、Cadence Sigrity PowerDC および OptimizePI、Keysight PathWave ADS、Altium PDN Analyzerなど、いくつかの商用ツールがPDNシミュレーションを提供しています。よりシンプルな設計では、ESR値とESL値を持つコンデンサネットワークをモデル化するスプレッドシートベースの計算機が、有用な一次解析を提供できます。

結論

適切に設計された電源分配ネットワーク（PDN）は、信頼性が高く高性能なPCBの基盤です。シグナルインテグリティがより注目されることが多いですが、FPGAが正常に起動するか、ADCがクリーンなデータを提供するか、高速インターフェースがエラーなく動作するかを最終的に決定するのはPDNです。

ターゲットインピーダンスを注意深く計算し、デカップリングコンデンサを戦略的に配置し、電源-グラウンドプレーンを密結合にするためにレイヤースタックアップを最適化し、適切な銅重量を選択することにより、広い周波数範囲にわたって安定した低ノイズの電力を供給できます。これらのプラクティスは、電圧降下、グラウンドバウンス、EMIなどの一般的な問題を防ぐだけでなく、システム全体の信頼性と初回成功確率を向上させます。

最終的に、優れたPDN設計は、確かなエンジニアリング原則と高品質な製造実行の組み合わせです。強力なDFMサポート、一貫した製造プロセス、スタックアップ、ビア・イン・パッド、厚銅における高度な能力を備えたJLCPCBのような経験豊富なメーカーと提携することで、設計がシミュレーションから量産まで完璧に移行することが保証されます。