高周波PCB設計におけるコプレーナ導波路の利点

主なポイント

コプレーナ導波路（特にGCPW）は、リターンパスを近くに保ち、電界を閉じ込めることで高周波PCBの性能を向上させ、信号完全性を高め、EMI/放射を低減します。また、インピーダンス/レイアウトの柔軟性が向上します（トレース幅とギャップの両方を調整可能）。ただし、ギャップ公差、銅の粗さ、材料のDk/Dfに対する厳密な製造管理が求められるため、フィールドソルバーによるインピーダンス設計とDFMチェックが不可欠であり、より高いGHz帯では低損失ラミネートが推奨されます。

なぜRFやマイクロ波PCB設計において、同じ層のトレースのすぐ隣にグランド銅を配線するものがあるのか考えたことはありますか？後者の方法はコプレーナ導波路として知られており、高周波PCB設計において最も重要な伝送線路構造の一つとなっています。コプレーナ導波路は、5G基地局や77 GHzの車載レーダーモジュールなど、現在のエレクトロニクスにおいて広く使用されています。1 GHz以上の周波数のボードを設計する場合、選択する伝送線路の形状は、信号完全性、EMI性能、製造歩留まりに直接影響します。

マイクロストリップとストリップラインは何十年にもわたって主流でしたが、コプレーナ導波路は独自の利点を持ち、多くの高周波アプリケーションで好まれるようになりました。本稿では、コプレーナ導波路とは何か、なぜ重要なのか、高周波設計でこの方法を使用する主な利点、最も重要な設計手法、そして良好な結果を保証するための製造上の考慮事項について説明します。RFフロントエンドモジュールであれ高速デジタルリンクであれ、コプレーナ導波路を理解することで、PCB設計の武器がもう一つ増えることになります。

コプレーナ導波路とは何か、なぜ重要なのか

定義と基本的な動作原理

コプレーナ導波路（CPW）は、グランドと信号トレースが同じPCB層にある平面伝送線路の一種です。回路は中央の導体（信号トレース）とその両側の2つのグランドプレーンで構成され、それらの間に小さな間隔があります。3つの導体はすべて誘電体基板上にあります。

信号トレースは電磁波によって伝搬され、その電界は主に信号トレースと隣接するグランドプレーンとの間の空間に集中します。これは、リターンの電流が基板の下の独立したグランドプレーン上を流れるマイクロストリップとは対照的です。CPWでは、リターンパスは同じ表面層上にあります。

実際に遭遇する主な2つの変種があります：

• 標準CPW（非接地）：信号トレースとコプレーナグランドプレーンは上面にあり、下にグランドプレーンはありません。これはより簡単ですが、実際のPCBでは使用されません。
• 導体裏打ちCPW（CBCPW）：これは接地コプレーナ導波路（GCPW）と似ていますが、コプレーナグランドがビアで接続された底部グランドプレーンが含まれる点が異なります。優れたアイソレーションとより堅牢なリターンパスを提供するため、生産PCBで最も一般的に使用されています。

CPWの特性インピーダンスは、信号トレース幅（W）、トレースとグランドプレーン間の間隔（G）、基板厚（H）、および基板材料の誘電率（Dk）によって決まります。標準FR4（Dk = 4.4）上の標準50オームCPWは、トレース幅約0.3 mm、トレース間ギャップ0.15 mmで実装できますが、これらの値はスタックアップによって大きく異なります。

他の伝送線路よりもコプレーナ導波路を選ぶべき場合

では、いつコプレーナ導波路が従来のマイクロストリップやストリップラインよりも理にかなっているのでしょうか？答えは周波数、コンポーネントの統合、設計の柔軟性です。CPWは特に10 GHz以上で望ましく、この周波数帯では表面波放射と分散の増加によりマイクロストリップの性能が低下し始めます。CPWはその優れた高周波特性により、ミリ波周波数（30 GHz以上）ではデフォルトの選択です。

判断に役立つ簡単な比較を以下に示します：

最も重要な実用的な利点の一つは、CPWが下のグランドプレーンへのビアなしで、伝送線上に直接表面実装コンポーネントを配置できることです。これにより、20 GHzを超える周波数で重大な問題となる可能性のあるインダクタンスが排除されます。CPWは、MMIC（モノリシックマイクロ波集積回路）パッケージのグランドパッドが信号パッドと同じ表面にある場合に使用できる、直感的でしばしば唯一の実行可能な選択肢です。

高周波アプリケーションにおける主な利点

優れた信号完全性と低損失

コプレーナ導波路の信号完全性の利点は、周波数が高くなるにつれて増大します。なぜでしょうか？まず、CPWは高周波でマイクロストリップよりも分散が少なくなります。マイクロストリップの電磁界はハイブリッドモードであり、実効誘電率は周波数とともに変化し、基板内の電界と空気中の電界の混合です。CPWは導体間のギャップにより多くの電界を集中させ、より均一な伝搬モードと広帯域にわたる信号歪みの低減をもたらします。

第二に、放射損失が大幅に最小化されます。マイクロストリップ線路は、特に曲がりや接合部などの不連続部において、より高い周波数でエネルギーを放射する傾向が高くなります。CPW構造にはコプレーナグランドプレーンがあり、電磁界をトレース付近に閉じ込める自然なシールドを提供します。第三に、CPW設計はビア数の削減により、寄生インダクタンスとインピーダンス不連続の重要な原因を排除します。高周波信号経路のすべてのビアは、インピーダンスに小さな変動をもたらします。CPWは、信号と同じ層上のグランドリターンを確保することで、これらの不連続を低減します。

優れたEMIシールドとコンパクトなレイアウトの柔軟性

信号トレースはコプレーナグランドプレーンに囲まれており、自然な電磁シールドを形成します。これは、厚い多機能PCB設計におけるCPWの最も認識されていない利点の一つです。

主なEMIおよびレイアウトの利点は以下の通りです：

• コプレーナグランドは、信号層自体に即時の電磁閉じ込めを提供することで、隣接する伝送線路間のクロストークを最小化します。
• GCPW設計では、コプレーナグランドと底部グランドプレーンがストリップラインに似た準シールド環境を形成しますが、マイクロストリップのコンポーネント実装の容易さも利用できます。
• CPWエッジのグランドへのステッチングは、電磁界をさらに封じ込める有用なビアフェンスを提供します。
• CPWはトレース幅とギャップ幅を変えることでインピーダンスを調整でき、狭い配線で所望のインピーダンスを達成するための柔軟性を設計者に提供します。

これは特に有用な点です。マイクロストリップでは、トレース幅がインピーダンスを制御するための唯一の実際の調整要素です（固定スタックアップを使用）。CPWにはトレース幅とギャップ幅という2つの独立変数があります。これは、より小さなギャップを使用することでより小さなトレースで50オームを実現できることを意味し、配線が制約されるコンパクトなレイアウトでは大きな利点です。

コプレーナ導波路の必須設計手法

インピーダンス計算と線路寸法の最適化

コプレーナ導波路設計の基本は、インピーダンスを正確にすることです。CPW特性インピーダンスは、4つの主要変数によって決まる変数です：

• 信号トレース幅（W）：より広いトレースはインピーダンスを低下させます。
• ギャップ幅（G）：より大きなギャップはインピーダンスを高めます。
• 基板厚（H）：より厚い基板はインピーダンスをわずかに高めます。
• 誘電率（Dk）：Dkが大きいほど、インピーダンスは低くなります。

典型的な（非接地）CPWの場合、インピーダンスはW / (W + 2G)の比率で表され、完全楕円積分の関数です。簡略化された式は：

Z0 = (30  pi) / (sqrt(Dk_eff)  (K(k) / K'(k)))

ここでK(k)は第一種完全楕円積分を表し、K'(k)はその補関数です。実際には、これを手計算するのではなく、フィールドソルバーやインピーダンス計算機を使用します。GCPW（導体裏打ち）の場合、下のグランドプレーンもインピーダンスに影響し、計算はより複雑です。EasyEDA、Altium Designer、KiCadなどの最新のEDAシステムには、インピーダンス計算機が組み込まれているか、Si9000などのフィールドソルバーと互換性があり、GCPW形状を正確に計算できます。

50オームGCPWの実用的な設計ルールを以下に示します：

グランドプレーン構成とビア配置ルール

GCPW設計におけるグランドビアは、単なるあると便利なものではありません。それらは信号完全性を確保し、コプレーナグランドと底部グランドプレーン間の不要な平行平板導波管モードを回避する上で重要な役割を果たします。

信頼性の高いGCPW設計の配置ルールは以下の通りです：

• CPW信号トレースの両側に沿って定期的な間隔でグランドビアを配置します。
• 最高動作周波数において、ビア間隔を1/20λ未満に保ちます。FR4上の10 GHz設計の場合、これはビア間の間隔が0.7 mm以下に相当します。
• 最初のビア列は、製造ルールで許容される範囲でギャップエッジにできるだけ近く（通常0.2～0.3 mm離して）配置します。
• 20 GHz以上の周波数では、より効果的なビアフェンスを形成するために、複数列の千鳥配置ビアを使用する必要があります。
• 遷移部（曲がり、T字接合、コンポーネントパッド）では、不連続を補うためにビア密度を追加します。
• 信号トレースの両側のコプレーナグランドプレーンの最小幅が、ギャップ幅の少なくとも3倍（最低3G、5Gが望ましい）であることを確認します。

信号トレース下のプレーンは完全かつ連続でなければなりません。CPWトレースに沿ったスロット、カットアウト、またはプレーンスプリットはインピーダンス不連続を引き起こし、性能が著しく損なわれます。これはマイクロストリップと同じ原理ですが、CPWではリターン電流がコプレーナグランドと底部プレーンの両方に同時に流れるため、より重要です。

信頼性の高いコプレーナ導波路PCBの製造上の考慮事項

精密エッチングと銅プロファイル制御

通常のマイクロストリップ設計と比較して、コプレーナ導波路PCBはより高い製造公差が必要です。これは、インピーダンスがギャップ幅に非常に敏感であり、ギャップは通常トレース幅よりもはるかに狭いためです。+/- 0.025 mmのエッチング公差で0.15 mmのピッチは、ギャップが33の範囲内にある可能性を示し、これはインピーダンスの変化に直接比例します。

重要な製造要因は以下の通りです：

エッチファクターの制御：化学エッチングの断面形状は台形であり、銅の上部のギャップは基板表面のギャップとは異なります。1 oz（35 um）銅の場合、エッチングのアンダーカットは片側20～30 umになることがあります。

表面の銅粗さ：5 GHz以上では、表皮深さは銅表面粗さのオーダーです。粗い銅は導体損失を増加させます。標準FR4銅箔のRz粗さは約6～10 umですが、低プロファイル箔（HVLP、VLP）はこれを2～3 umに低減します。

最小ギャップ：すべてのファブリケータが高周波CPWをサポートするために必要な狭いギャップを一貫して製造できるわけではありません。標準PCBプロセスは0.1 mm（4 mil）の狭いギャップに対応できますが、より高度なプロセスでは0.075 mm（3 mil）以下に対応できます。

材料選択と公差管理

基板材料はコプレーナ導波路の性能、特に高周波で大きな影響を与えます。材料を選択する際に考慮すべき点は以下の通りです：

6 GHz以下の設計では、インピーダンス分析でDkの違いを考慮することを前提に、GCPWの代わりに標準または高速FR4を使用できます。標準FR4の損失正接は6 GHz以上で信号品質を著しく損なうようになり、Rogers RO4000シリーズなどの低損失材料に切り替えるべきです。Dk公差はインピーダンスの精度に直接影響するため、CPWでは特に重要です。理想的なエッチングでも、+/- 10%のDk変動がある標準FR4は5%以上のインピーダンス変動を示す可能性があります。+/- 1.5%のDk公差を持つRogers材料は、はるかに優れたインピーダンス制御を提供し、これがほとんどの本格的なRFおよびミリ波アプリケーションでRogers材料が指定される理由です。

JLCPCBのコプレーナ導波路PCB製造における専門知識

高周波設計のための高度な製造能力

信頼性の高いコプレーナ導波路PCBを製造するには、通常のボード製造を超えた製造能力が必要です。JLCPCBは、+/- 10%という細かい公差での制御インピーダンス製造など、高周波CPW設計を実行するために必要なツールを提供しています。CPW製造に関連する機能には、最小トレースおよびギャップ幅3.5 mil（0.09 mm）のサポートが含まれ、これはほとんどの現実的なGCPW形状を網羅しています。Rogers RO4350B、RO4003C、その他の低損失ラミネートなど、6 GHz以上の設計で重要な高周波基板材料が多数用意されています。

統合されたDFMサポートと一貫した高歩留まりの結果

JLCPCBが提供できるコプレーナ導波路設計の最も重要な要素の一つは、設計製造性（DFM）レビューです。Gerberファイルを提出すると、エンジニアリング部門がCPW形状を製造能力に対して検証し、製造プロセスが開始される前に潜在的な問題を特定します。

これはCPWにとって特に重要です。なぜなら：

• 信頼性をもってエッチングするには小さすぎるギャップ幅が早期にフラグ立てされます。
• ギャップエッジ周辺のビア配置がドリル位置合わせ公差に対して検証されます。
• インピーダンス制御の要件が利用可能な材料ロットと比較されます。

インスタント見積もりシステムにより、FR4からRogersへの変更や制御インピーダンス要件など、さまざまな設計オプションのコスト影響を即座に判断できます。この迅速なフィードバックメカニズムにより、製造を決定する前に、性能とコストの面で最適な設計を導き出すことができます。

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プロトタイプから量産までのスケーラブルなソリューション

コプレーナ導波路の設計は通常、検証と調整のために迅速なターンアラウンドが必要なプロトタイプから始まります。JLCPCBの標準ボード製造の1～2日のターンアラウンドと先進材料のリードタイムは競争力があり、CPW設計を迅速に反復できます。

CPW設計はSMT組立サービスとも相性が良いです。コプレーナ導波路構造は表面実装コンポーネントの統合が容易になるように独自に作られているため、同じソースで組立と製造を行うことで、コンポーネント配置精度が伝送線路形状と同程度に優れていることが保証されます。JLCPCBは、PCB製造がわずか$2から、ステンシルが$6からと、高周波コプレーナ導波路設計のプロトタイピングと改良を安価にしています。

コプレーナ導波路に関するFAQ

Q: コプレーナ導波路とマイクロストリップの違いは何ですか？

主な違いはグランドリターンパスの位置です。マイクロストリップでは、グランドプレーンは基板の下の別の層にあります。コプレーナ導波路では、グランド導体は信号トレースと同じ層にあり、その両側に配置されています。

Q: マイクロストリップの代わりにコプレーナ導波路が必要になる周波数は？

明確なカットオフはありませんが、CPWは10 GHz以上でますます有利になり、30 GHz以上（ミリ波周波数）では好まれるか必須の選択となることが多いです。6 GHz以下では、マイクロストリップの方が通常は簡単で、十分に機能します。

Q: コプレーナ導波路設計に標準FR4を使用できますか？

はい、約6 GHzまでの周波数では、標準FR4はGCPW設計に使用できます。ただし、より高いDk公差（+/- 10%）とより高い損失正接（Df 0.017-0.025）は、低損失材料と比較してインピーダンス精度を制限し、信号損失を増加させます。6 GHz以上では、Rogers RO4350BやRO4003Cなどの低損失ラミネートを強く推奨します。

Q: コプレーナ導波路のインピーダンスを計算するにはどうすればよいですか？

インピーダンスは、トレース幅（W）、ギャップ幅（G）、基板厚（H）、および誘電率（Dk）によって決まります。楕円積分を使用した閉形式の方程式も存在しますが、最も実用的なアプローチは、EDAツールに組み込まれたフィールドソルバーまたはインピーダンス計算機を使用することです。

Q: コプレーナ導波路PCBの最小ギャップ幅は？

ほとんどの標準PCB製造プロセスは、4 mil（0.1 mm）までのギャップを確実に製造できます。JLCPCBのような施設の高度なプロセスでは、3.5 mil（0.09 mm）以下を達成できます。実際の最小ギャップは銅厚に依存します。厚い銅はエッチングアンダーカットのために広いギャップが必要です。