PCB電気マスタリー：設計、テスト、デバッグ

PCBの電気設計は、信号完全性、電力供給、安全性、EMCにまたがります。これらを、設計をまっすぐに支える4本の柱と考えてください。信号の柱は、データを保持し反射を避けるためにトレースを配線することを意味します。電力の柱は、プレーナ銅ベタ、デカップリングコンデンサ、サーマルリリーフを用いた堅牢な分配に関するものです。安全の柱は、絶縁と沿面距離の規則をカバーします。最後に、EMC（電磁両立性）は、基板が stray noise を放射したり拾ったりしないようにすることを意味します。EMC準拠の設計は、他のデバイスに干渉してはなりません。実際には、これは堅牢なグラウンドプレーン、クロックとアナログ回路の慎重な配置を意味します。

信号 + 電力 + 安全 + EMC – 4本の柱

高速デジタルパスには、制御されたインピーダンスと途切れないリターンパスが必要です。電源レールには、電圧降下を避けるために幅広の銅と十分なデカップリングが必要です。安全規則は、高電圧ネット上で十分な沿面距離と絶縁を定めます。そしてEMCの考慮事項は、基板が最小限しか放射せず、干渉に耐えることを保証します。例えば、設計者はしばしば、EMIを抑制するために、グラウンドプレーンで挟まれた内層にクロックや高周波信号を配線します。同様に、電力完全性のために、バイパスコンデンサを惜しみなく配置して電源レールノイズを抑えます。

1本のトレースを描く前に電気規則を定義する

銅を敷く前に、設計の電気規則を設定します。実際には、これはEDAツールでネットクラス、クリアランス規則、電流制限、インピーダンス目標を事前に指定することを意味します。

まず回路図から始めます。明確にするために、回路を機能別（例：電源、MCU、RF）にグループ化します。そして各ネットに説明的なラベルを付けます。単にVCCを使うのではなく、+5V_MICROや+12V_ANALOGを使って重要なレールを区別できます。その後、すぐに電気規則チェック（ERC）を実行します。ERCは典型的な大失敗を捕まえます。

PCB設計における重要な電気規則：

電流容量 & 銅幅/ビア計算機

Every copper trace is basically a tiny resistor that heats up under load. Design it too narrow, and it is a PCB-shaped fuse. Use recognized standards (IPC‑2152) or calculators to size your traces. For example, JLCPCB notes that on a 1-oz board, a 2A external-layer trace typically needs about 1 mm (40 mil) width. In contrast, pushing 10 A through 0.1 mm of copper would inevitably cook your board. Keep thermal effects in mind: a hot environment or long trace means de-rating. Instead of hand‑crunching the math, use online calculators (e.g. from Digikey or built into CAD tools). So you will get a precise width/via size for your current and temperature rise.

制御インピーダンス・スタックアップ（シングルエンド & 差動）

高速信号は伝送線路のように振る舞います。データが反射によって乱されないように、制御されたインピーダンスが必要です。スタックアップ層とトレース形状を選び、50 Ω（シングルエンド）または100 Ω（差動）の特性インピーダンスを達成します。マイクロストリップは、1つのグラウンドプレーン上の外層にある信号で、通常は50 Ωシングルエンドを目標とします。ストリップラインは、2つのプレーンに挟まれた内層で、これも50 Ωを目標としますが、高速ではより静かです。2本の密接した差動ペアトレースは、合計インピーダンス約90～110 Ωを目標とします。いずれの場合も、インピーダンスはトレース幅、間隔、誘電体厚、材料εによって決まります。

例えば、JLCPCBのガイドでは、トレースを広げたりプレーンまでの距離を減らしたりするとインピーダンスが下がると説明しています。差動ペアトレース間の間隔も同様に100 Ω目標を調整します。インピーダンス計算機（JLCPCBも提供しています）を使ってスタックアップとトレース寸法を定義する価値があります。製造ファイルに要件を記載します：「すべての差動ペア100 Ω ±5%」または「マイクロストリップ50 Ω」とし、ファブが検証できるようにします。

リターンパス、グラウンドバウンス & 分割プレーンの避けるべきミス

リターンパス：堅牢なグラウンドプレーンの重要性を決して過小評価してはいけません。すべての高速トレースには、直下に低インダクタンスのリターンパスが必要です。アナロググラウンドとデジタルグラウンドの間でプレーンを断裂または分割すると、リターン電流は迂回しなければなりません。グラウンドプレーンの分割部を越えると、信号のリターン電流は巨大なループを取らざるを得ません。これが EMIとSIの故障を引き起こします」。ミックスドシグナル設計では、アナログ部とデジタル部を同じ層に置きつつ物理的に分離できます。そして堅牢なグラウンドプレーンを、両方の部分が共有します。

グラウンドバウンス：高速スイッチングチップもグラウンドバウンスを脅かします。急速なdi/dt電流スパイクは、電源プレーンとグラウンドプレーンに電圧変動を誘導します。突然の電流出力がトレースインダクタンスと相互作用し、電圧降下と高周波ノイズを引き起こします。これはしばしばグラウンドバウンスと呼ばれます」。だからこそ、デカップリングコンデンサを各ICの電源ピンの極めて近くに配置します。このようにして、状態変化があるとき、電流は長い誘導性パスからではなく、バルクデカップから供給されます。

電気中心のPCB設計ワークフロー：

数週間を節約する回路図電気チェック（ERC）

PCBレイアウトのかなり前に、回路図を徹底的にレビューしてデバッグを始めます。設計入力後すぐにEDAの電気規則チェック（ERC）を使用します。ERCは愚かだが重大な問題を指摘します：

• 混在したピンタイプ
• 短絡した出力
• フローティングのままの電源ネット

+5V_MCU、CLK_OUT、GND_ANALOGのような説明的な名前。これは混乱を防ぐだけでなく、後で特別な規則を適用できるようにします。最後に、回路図にレイアウトノートを注記します。この文書が電気的意図をPCBの世界へ運びます。

電気重視プロジェクト向けのAutoCAD Electrical vs KiCad vs Altium

ツール選択は重要です。AutoCAD Electricalは産業用配線図やPLC回路図に強力です。しかし、制御インピーダンス層のような複雑なPCB規則には最適化されていません。対照的に、KiCadやAltium Designerのような現代のPCB EDAツールはその仕事のために作られています。

PCB重視のプロジェクトでは、AltiumまたはKiCadが一般にAutoCADベースのアプローチを凌ぎます。もちろん、JLCPCB自身のEasyEDAもこのエコシステムに接続しています。これは統合シミュレーション機能を備えたクラウドベースの回路図とレイアウトを提供します。鍵は、差動ペア長、ネットクリアランス、電源ピンなど、電気規則セットを強制するツールを使うことです。

レイアウト前シミュレーション（SPICE & HyperLynxの基本）

最初のネットが配線される前に、重要な回路をシミュレーションします。LTspiceやPSpiceのような従来のSPICEシミュレータは、アナログ部と電源部の問題を発見できます。これらのツールでは、PCB上の信号の正確な動作を近似できます。高速デジタルネットと基板全体の解析には、HyperLynxのようなSI/PIソルバーを使います。これらは例えば、DDRバスのスイッチングノイズやSERDESリンクのアイダイアグラムをシミュレーションできます。

PCB電気テスト – 試作から量産まで：

100%ネットテストのためのフライングプローブ & ベッドオブネイルICT

製造と組立後、すべての基板には徹底的な電気チェックが必要です。主な方法は2つあります：フライングプローブとインサーキットテスト（ICT）です。

フライングプローブテスト（FPT）は、可動ロボット針を使って基板上の指定ネットに触れ、導通、短絡、部品値を測定します。柔軟で正確ですが、逐次的なので一度に1ネットです。FPTの完全ガイドはこちら。

ICT（ベッドオブネイル）は、一方で、何百ものバネピンが並んだカスタム治具を使用します。これにより、すべてのネットと部品を並列で非常に高速にテストでき、大量生産に最適です。どちらの方法も、すべての接続のオープン/ショートテストという100%ネット検証を実行します。

ヒポット、絶縁抵抗 & 導通基準

ネット導通を超えて、電源システム基板はしばしば高電圧安全試験を受けます。ヒポット（高電位）テストは、絶縁されたネット間に通常動作レベルをはるかに超える電圧を印加します。例えば、5 Vデジタル基板は短時間のテストで500～1000 V DCまたはACにさらされることがあります。

絶縁抵抗テストは、高電圧ネット間のメガオームを測定します（テスト電圧で数十～数百MΩを期待）。これらのテストは、単なる導通テストでは見逃す微小リークや欠陥絶縁を捕まえます。

導通テスト（上記で扱ったように）は、すべての意図されたネットが<1 Ω抵抗で、意図しない短絡がないことを保証します。組立済み基板では、同様の導通チェックがフライングプローブまたはICTを通じて実行されます。

高速信号完全性テスト（TDR & アイダイアグラム）

現代のGHz基板では、基本的な導通テストでは十分ではありません。高速SI/PIテストはまもなく生産で日常的になるでしょう。これにはTDR（時間領域反射測定法）とアイダイアグラム測定が含まれます。TDRは高速エッジを注入し、トレースに沿ったインピーダンスを測定します。不一致があれば反射が生じ、簡単に見ることができます。これは、インピーダンス制御がファブで機能したことを検証します。同様に、シリアルリンク（PCIeやUSB）を駆動し、オシロスコープでデータ「アイ」をキャプチャすると、信号マージンが健全かどうかがわかります。デバッグ中にいくつかのGHz計測器を用意してください。現代のフライングプローブマシンは、アイ開口やSパラメータを測定できれば、基本的な高速チェックも行います。できればさらに良いです。

高速電気デバッグツールキット：

クリーンな測定のためのオシロスコーププローブ配置

経験則として、オシロスコーププローブのグラウンドはできるだけ小さくします。長いグラウンドクリップはインダクタンスを追加し、高速エッジを歪めます。最良の方法は、まずプローブ先端を信号ピンに触れ、次に編組クリップをパッドのグラウンドリングに留めることです。これによりループ面積が最小になります。1 GHz以上では、x10プローブまたはアクティブプローブを使用して負荷を減らします。

差動信号には、差動プローブまたは2チャンネルと数学的減算を使用します。基板に触れる前に、常にプローブ補正を校正します。設計にいくつかのテストポイント、重要なネットに短い延長ループを置くのが最善です。JLCPCBのレイアウトガイドラインは、グラウンドと各電源レールにテストポイントを追加することを提案しています。最後に、帯域幅を覚えておいてください。100 MHzパルスを測定するなら、500 MHz以上の帯域幅のスコープを使用します。一般的な経験則は、最速エッジ周波数の5倍以上を使用することです。

トップ10電気的故障 & 即時修正

ほとんどの設計者は一般的な大失敗につまずきます。ここでは、10の頻繁な電気的落とし穴とその修正方法を説明します：

1. トレース過負荷（焼けた銅）： トレースが溶断して開いたなら、その電流に対して細すぎました。

修正： 銅トレースを広げるか、 大電流パス用に並列トレース/ビアを追加します。

2. 短絡（はんだブリッジ）： ネット間、しばしば電源またはグラウンド間のブリッジは、予測不能な故障を引き起こす可能性があります。

修正： 拡大して検査するか、導通テストを使用します。はんだ吸取線でブリッジを除去します。また、設計間隔規則とはんだマスク被覆をレビューします。

3. オープンネット（接続欠落）： 接続されていないネットは回路を殺す可能性があります。

修正： ネットリストと回路図を確認し、欠落トレースを埋めるかジャンパ線を配置します。ERC/DRCは通常、PCBスピン前にこれを捕まえます。

4. 誤ったネット割り当て： 誤ったネット上の部品（例：VCCピンをGNDに接続）は正しく見えても単に動作しません。

修正： ソフトウェアでERC/DRCを再実行し、ネット競合を強調表示します。

5. デカップリングなし/ほとんどなし： 電源レールはデジタルスイッチング下で変動し、ノイズを引き起こします。

修正： 電源ピンごとに0.1 µF+1 µFのデカップリングコンデンサを、ピンのできるだけ近くに追加します。

6. 不十分なグラウンディングレイアウト： グラウンドバウンスによるオーディオブザーやロジックエラー。

修正： グラウンドプレーンを堅牢にステッチし、バイパスコンデンサの下にビアを追加します。

7. 不正確なインピーダンス（クロストーク/反射）： 高速リンクがアイテストに失敗します。

修正： スタックアップとトレース形状を目標インピーダンスに再構成します。直列ダンピング抵抗を追加します。

8. 部品方向エラー： ダイオード、電解コンデンサ、コネクタなど、極性部品が逆になっています。

修正： シルクスクリーン/回路図でフットプリントを回転または並べ替えます。

9. 熱過負荷： 部品が熱くなったりシャットダウンします。

修正： 銅の熱拡散を改善します。つまり、プレーンを広げ、高温チップの下にサーマルビアを追加します。

10. 電源における不十分なビア数： 電源プレーン内の不十分なビアは、長く細いビアバレルによる電圧降下を引き起こします。

修正： 複数のビアを使用して電源プレーンを結合します。追加の各ビアがスタックにより多くの容量を刻み込みます。

これらの問題への対処は、しばしば観察と測定を伴います。マルチメータとスコープを使用して異常を特定します。

結論：

クイックリファレンス電気チェックリスト

PCBをファブ準備完了と宣言する前に、電気チェックリストを実行するのは賢明です。多くの企業が無料の参考チェックリストを提供しています。本質的に、以下を検証します：

• 電力完全性： すべてのデカップリングコンデンサが完全に配置され、電源トレースが最悪ケースの電流容量に従ってサイズ設定されています。
• 信号完全性：制御インピーダンスネットが適切なグラウンド参照で配線されています。
• 安全クリアランス：すべての電圧ネットが沿面/クリアランス仕様を満たしています。
• グラウンディング：スタックアップ層で堅牢なプレーンを使用し、高速パス下に不要な分割がありません。
• DRC/ERC：すべての設計規則チェックがDRCエラーやERC警告なしで合格しています。
• 部品チェック：すべての部品フットプリント値と極性が検証されています。
• テストポイント：プローブ用の十分なテストパッド、特にシリアルリンク、リセットライン、電源レール上。
• シルクスクリーンの明確さ：部品ラベルが読み取り可能で、インジケータがマークされています。
• 組立ファイル：ガーバー、BOM、配置ファイルがレビューされています。
• 文書化：該当する場合、基板バージョン、インピーダンス要件、特別な取り扱いに関する注記を含めます。

これらの領域をカバーすることで、大多数の問題を捕まえます。上記の多くは詳細に反映されています。チェックリストを進めると、最初のビルドでの驚きを最小限に抑えます。これはまた、PCBの全体的な信頼性を向上させ、最初から動作することを保証します。