PDN-Design: Aufbau einer stabilen Stromversorgung für Hochleistungs-Leiterplatten

Mussten Sie schon einmal eine neu gebaute Leiterplatte hochfahren und feststellen, dass Ihr FPGA nicht bootet, Ihre ADC-Eingänge nicht so sauber sind, wie sie sein sollten, oder Ihre Hochgeschwindigkeits-Serialschnittstelle Fehler produziert, die Sie in der Simulation nicht hatten? Zweifeln Sie nicht an Ihrer Signalintegritätsarbeit; überprüfen Sie zuerst Ihr PDN-Design. Bei vielen Produkten, die nicht zur Marktreife gelangt sind, liegt das Problem nicht im Signalpfad, sondern in der Stromversorgung des Signalpfads.

Eine erfolgreiche Leiterplatte basiert auf einem gut entworfenen Stromverteilungsnetzwerk (Power Distribution Network, PDN), einer unsichtbaren Infrastruktur. Es taucht nicht in einem Funktionsblockdiagramm auf und wird nicht so oft erwähnt wie Hochgeschwindigkeits-Routing. Dennoch werden selbst die besten Differenzpaare und impedanzkontrollierten Leiterbahnen schlecht funktionieren, wenn die Stromversorgung nicht mit stabiler und niedriger Impedanz erfolgt. Lassen Sie uns tief in die Idee, Praxis und Realität des PDN-Designs für Leiterplatten heute eintauchen. Von der Berechnung der Zielimpedanz bis hin zu Strategien und Optimierung für Entkopplung, Schichtaufbau und Fertigungsqualitätskontrolle.

Warum PDN-Design für moderne Leiterplatten entscheidend ist

Was PDN-Design bedeutet und seine Rolle bei der Stromversorgungsintegrität

Was ist also PDN-Design? Das Stromverteilungsnetzwerk ist der gesamte elektrische Pfad vom Ausgang des Spannungsreglermoduls (VRM) bis zu den Stromversorgungspins jedes einzelnen integrierten Schaltkreises (IC) auf Ihrer Platine. Diese Route umfasst die Kupferflächen, Vias, Leiterbahnen, Entkopplungskondensatoren und das VRM selbst. Das Problem des PDN-Designs besteht darin, diesen gesamten Pfad so zu konstruieren, dass über das gesamte Frequenzband, das Ihre ICs benötigen, Strom mit niedriger Impedanz, geringem Spannungsabfall und geringem Rauschen bereitgestellt wird.

Die Zielimpedanz ist das grundlegende Maß im PDN-Design. Dies ist der höchste Wert des PDN, den das PDN jedem IC bei jeder Frequenz anzeigen sollte, bei der dieser IC den transienten Strom benötigt. Die klassische Formel für die Zielimpedanz ist einfach:

Z_Ziel = V_zulässige_Welligkeit / I_transient

Wenn Sie beispielsweise eine Kernspannung von 1,0 V haben, die 5% Welligkeit (oder 50 mV Welligkeit) tolerieren kann, und der transiente Strom, den ein FPGA während einer Taktflanke verbraucht, 2 A beträgt, dann beträgt die gewünschte Impedanz 25 Milliohm. Dies ist eine ziemlich hohe Zahl, die durch ein Zusammenspiel von VRM-Antwort, Bulk-Kondensatoren, keramischen Entkopplungskondensatoren und Stromversorgungsflächenkapazität über ein Frequenzspektrum von Gleichstrom bis zu mehreren hundert MHz unterstützt werden muss.

Häufige Probleme durch schlechtes PDN-Design

Wenn das PDN-Design fehlt oder unzureichend ist, wirkt sich dies auf alle Aspekte der Platinenleistung aus. Dies sind die häufigsten Probleme, mit denen Ingenieure konfrontiert sind.

Transiente Last: Wenn ein Prozessor oder FPGA seinen Zustand ändert, wird ein Stromimpuls benötigt, der einen Spannungseinbruch (Voltage Droop) verursacht. Wenn die PDN-Impedanz bei dieser Frequenz zu hoch ist, fällt die Versorgungsspannung unter die minimal zulässige Betriebsspannung, was zu einem Logikfehler oder Reset führen kann.

Übermäßiges Stromversorgungsrauschen: Hochfrequentes Schaltrauschen gelangt in die Stromversorgungsebenen und strahlt auf kritische analoge Schaltungen ab. Dies ist besonders nachteilig in Mixed-Signal-Anwendungen, bei denen ADCs und DACs auf denselben Stromversorgungsschienen liegen wie die digitale Logik.

Ground Bounce: Transiente Spannungsdifferenzen über das Masse Netzwerk aufgrund unzureichender Rückstrompfad-Kontinuität oder unzureichendem  Masseflächen Design korrumpieren die Signalreferenzen.

EMV: Ein verrauschtes PDN strahlt elektromagnetische Energie von Stromversorgungsebenen, Leiterbahnen und sogar Entkopplungskondensator-Schleifen ab. Viele der Grenzwertüberschreitungen gemäß FCC Part 15 oder CISPR 32 sind in Wirklichkeit PDN-Probleme.

Schlüsselprinzipien für effektives PDN-Design

Stromversorgungsebenen-Konfiguration und Entkopplungsstrategien

Das Spannungsreglermodul regelt die Impedanz bei den niedrigsten Frequenzen (Gleichstrom bis zu einigen kHz). Die Reaktionsgeschwindigkeit seiner Ausgangskapazität und die Bandbreite der Rückkopplungsschleife bestimmen, wie schnell es auf Laständerungen reagieren kann. Bulk-Entkopplungskondensatoren übernehmen die Last im mittleren Frequenzbereich (ca. 100 kHz bis 10 MHz). Normalerweise handelt es sich um keramische oder Tantal-Kondensatoren von 10 uF bis 100 uF, die nahe am VRM-Ausgang platziert sind. Der Hochfrequenzbereich (10 MHz bis zu einigen hundert MHz) wird von hochfrequenten keramischen Entkopplungskondensatoren dominiert. Hier sind die 100nF- und 10nF-MLCCs, die so nah wie möglich an den IC-Stromversorgungspins platziert werden. Ihre Rolle besteht darin, bei Transienten, bei denen das Schalten schnell ist, sofortige Ladung bereitzustellen.

Jenseits von einigen hundert MHz bildet das Paar aus Stromversorgungs- und Massefläche einen verteilten Kondensator.

Kapazität eines Flächenpaares: C_Flächen = (E_r x E_0 x A) / d

Die oben genannten Größen sind die Dielektrizitätskonstante Er, die Permittivität des freien Raums E0, die Überlappungsfläche A und der Dielektrikumsabstand zwischen den Flächen d. Diese eingebaute Kapazität wird durch einen engeren Flächenabstand (z. B. 4 mil statt 8 mil Prepreg zwischen Stromversorgung und Masse) erheblich erhöht und reduziert auch die Hochfrequenzimpedanz.

Impedanzkontrolle und Management des Spannungsabfalls

Ein häufiger Fehler ist die Auswahl nur der Nennkapazität der Entkopplungskondensatoren. Alle Kondensatoren enthalten auch parasitären äquivalenten Serienwiderstand (ESR) und äquivalente Serieninduktivität (ESL), die den Frequenzbereich festlegen, in dem sie verwendet werden können. Ein 100 nF MLCC in Größe 0402 kann eine ESL von 0,5 nH und einen ESR von 10 Milliohm haben. Die obere Grenze der Wirksamkeit ist seine Eigenresonanzfrequenz (SRF), die Frequenz, bei der er von kapazitiv zu induktiv wechselt.

SRF = 1 / (2 x pi x sqrt(L_esl x C))

Die SRF für diesen 100-nF-Kondensator mit ESL (0,5 nH) liegt bei etwa 22 MHz. Oberhalb dieser Frequenz wirkt der Kondensator als Induktor und die Impedanz steigt. Deshalb werden mehrere verschiedene Kapazitätswerte benötigt; jeder deckt einen Teil des Spektrums ab. Eine grobe Richtlinie: Bei einer 1,0-V-Schiene sollte der gesamte Gleichstrom-Pfadwiderstand vom VRM zum IC kleiner oder gleich 10-15 Milliohm pro Ampere Strom sein. Für 3,3-V-Schienen gelten dieselben Regeln, aber es gibt mehr Spielraum.

Bewährte Verfahren für das PDN-Design im PCB-Layout

Kondensatorplatzierung und Minimierung der Schleifenfläche

Entkopplungskondensatoren sind für ihren Wert genauso wichtig wie für ihre physische Platzierung. Das Ziel ist einfach: Die Stromschleifenfläche zwischen dem Kondensator, dem IC-Stromversorgungspin und dem Rückweg durch die Massefläche muss minimiert werden. Jede Stromschleife ist ein Induktor, und die Induktivität ist proportional zur eingeschlossenen Fläche. Ein Entkopplungskondensator , der 10 mm von einem IC-Stromversorgungspin entfernt ist und Vias aufweist, die durch mehrere Schichten führen, bildet eine viel größere Schleife und hat daher eine viel höhere parasitäre Induktivität als ein Kondensator, der 1 mm von einem IC-Stromversorgungspin entfernt ist und direkte Vias aufweist (Vias, die direkt zum nächsten Flächenpaar führen).

Dies sind Platzierungsregeln für die beste PDN-Leistung:

1. Hochfrequente Kondensatoren (10 nF, 100 nF) sollten in der Nähe der IC-Stromversorgungspins platziert werden, vorzugsweise innerhalb von 1-2 mm, bei BGA-Gehäusen. Sie sollten auf der gegenüberliegenden Seite der Platine vom Stromversorgungspin-Cluster platziert werden.
2. Verwenden Sie Via-in-Pad oder benachbarte Vias, um die Kondensatorpads direkt mit den Stromversorgungs- und Masseflächen zu verbinden. Jeder mm Leiterbahn zwischen dem Kondensatorpad und dem Via erhöht die Induktivität.
3. Mittelbereich-Kondensatoren (1 uF, 10 uF) sollten innerhalb von 5-10 mm des ICs gehalten werden. Diese müssen nicht so nah sein, da sie bei niedrigeren Frequenzen arbeiten, bei denen die Induktivität nicht so wichtig ist.
4. Verwenden Sie Bulk-Kondensatoren (22 uF - 100 uF) in der Nähe des VRM-Ausgangs. Sie dienen hauptsächlich der Energiespeicherung durch den Regler, nicht der Hochfrequenz-Entkopplung.

Optimierung des Schichtaufbaus für die PDN-Leistung

Die wichtigste Entscheidung, die Sie für die PDN-Leistung treffen, ist Ihr Schichtaufbau, und Sie müssen dies richtig machen, bevor Sie eine einzige Leiterbahn verlegen. Die Platzierung, der Abstand und die Stapelreihenfolge der Stromversorgungs- und Masseflächen haben einen direkten Einfluss auf die Hochfrequenzimpedanz Ihres PDN. Für eine typische 4-Lagen-Platine wird der folgende PDN-optimierte Schichtaufbau empfohlen:

Für einen 6-lagigen PDN-optimierten Schichtaufbau:

Das Stromversorgungs-Masse-Paar L4-L5 (4 mil Abstand) ist eng gekoppelt und bietet eine sehr gute Hochfrequenz-Entkopplung. Einige der fortgeschritteneren Designs können noch weiter gehen und diesen Abstand mit dünnen Prepreg-Schichten wie 1080- oder 106-Glasstilen auf 2-3 mil reduzieren.

Fertigungsaspekte für eine robuste PDN-Implementierung

Kupferdicke der Flächen und Ätzgleichmäßigkeit

Ein hervorragendes PDN auf dem Bildschirm zu erstellen, ist nur die halbe Miete. Der Fertigungsprozess sollte Ihre Designabsicht genau widerspiegeln, und es gibt eine Reihe von Fertigungsvariablen, die die PDN-Leistung direkt beeinflussen. Der wichtigste Weg, den Gleichstromwiderstand zu kontrollieren, ist die Änderung des Kupfergewichts. Die meisten Signallagen kommen mit 1 oz Kupfer (1,2 mil / 35 um dick) aus, aber Stromversorgungsebenen mit viel Kupferdurchfluss profitieren von 2 oz (2,4 mil / 70 um dick) oder sogar 3 oz Kupfer. Der Gleichstromwiderstand der Kupferfläche ist umgekehrt proportional zur Dicke; eine Erhöhung des Kupfergewichts um den Faktor 2 verringert den Widerstand um den Faktor 2.

Aber die Verwendung von schwererem Kupfer bringt fertigungstechnische Kompromisse mit sich:

Ätzen: Der laterale Unterätzungsangriff ist bei dickerem Kupfer größer und die Ätzzeiten sind länger. Dies verringert die Genauigkeit der Leiterbahnbreite und die minimalen Strukturgrößen. Ein 4-mil-Leiterbahnmuster auf 1-oz-Kupfer könnte 5-6 mil auf 2-oz-Kupfer erfordern, um dieselbe endgültige Breite zu erhalten.

Laminierung: Dickeres Kupfer benötigt mehr Prepreg-Harzfüllung, insbesondere im Bereich um dichte Leiterbahnmuster. Voids oder Delamination können durch unzureichendes Harz entstehen.

Bohren: Ein höherer Kupferanteil führt zu erhöhtem Verschleiß der Bohrer und kann zu Gratbildung an den Lochwänden führen, was die Zuverlässigkeit gemäß IPC-6012 Klasse 2 und 3 Anforderungen beeinträchtigen könnte.

JLCPCBs Expertise im PDN-Design und in der Fertigung

Fortschrittliche Unterstützung für komplexe PDN-Layouts und DFM

Ein gutes PDN-Design erfordert einen Hersteller mit einem soliden Verständnis der Technik hinter Ihren Entscheidungen. JLCPCB bietet eine vollständige DFM-Prüfung (Design for Manufacturability) an, die potenzielle PDN-Probleme erkennt, bevor sie in die Fertigung gelangen.

Flächenfreihaltungen, Kupferbalance, Via-Konfigurationen und die Machbarkeit des Schichtaufbaus sind Teil ihres Standard-Bestellprozesses, den ihr technisches Team überprüft. Die DFM-Prüfung stellt sicher, dass Ihre Designanforderungen, die einen engen Abstand zwischen Stromversorgungs- und Masseflächen zur Maximierung der PDN-Kapazität oder 2-oz-Kupfer zur Erzielung einer niederohmigen Stromverteilung erfordern, mit ihrem Prozess machbar sind.

Zuverlässige Produktion vom Prototyp bis zur Serie

Die Validierung des PDN-Designs endet nicht in der Prototypenphase. Konsistenz ist das Wichtigste beim Übergang vom Prototyp zur Serienproduktion. Wenn ein PDN in der ersten Charge hervorragend ist, muss es in der tausendsten Charge genau dasselbe sein.

Um diese Konsistenz zu gewährleisten, hat JLCPCB standardisierte Prozesse, Wareneingangsprüfung, In-Prozess-Überwachung und Endqualitätskontrolle gemäß dem IPC-A-600 Klasse 2 Standard etabliert. Sie bieten auch SMT-Bestückungsdienstleistungen für die präzise Platzierung von Entkopplungskondensatoren, wie z. B. 0201-Gehäusen, an. Die hohe Fertigungspräzision, die umfassende DFM-Prüfung und die konstante Serienproduktion bieten eine starke Fertigungsbasis für Ingenieure, die entwickeln, wie PDN-Netzwerke zuverlässig in großem Maßstab entworfen werden können.

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FAQ zum PDN-Design

F: Was ist PDN-Design im PCB-Design?

PDN-Design (Power Distribution Network Design) ist der Prozess der Entwicklung des vollständigen Stromversorgungspfads von den Spannungsreglern zu den IC-Stromversorgungspins auf einer Leiterplatte. Es umfasst die Konfiguration der Stromversorgungsebenen, die Auswahl und Platzierung von Entkopplungskondensatoren, das Via-Design und die Optimierung des Schichtaufbaus.

F: Wie berechne ich die Zielimpedanz für mein PDN?

Verwenden Sie die Formel Z_Ziel = V_Welligkeit / I_transient. Bestimmen Sie die maximal zulässige Spannungswelligkeit auf Ihrer Stromversorgungsschiene (typischerweise 3-5% der Nennspannung) und den maximalen transienten Strom, den Ihre ICs ziehen werden.

F: Wie viele Entkopplungskondensatoren benötige ich?

Es gibt keine universelle Zahl. Die Menge hängt von Ihrer Zielimpedanz, dem abzudeckenden Frequenzbereich und den transienten Stromanforderungen Ihrer ICs ab. Beginnen Sie mit den Empfehlungen des IC-Herstellers und verwenden Sie dann PDN-Simulationswerkzeuge, um zu überprüfen, ob Ihr Kondensatornetzwerk die Zielimpedanz über das gesamte Frequenzband hinweg erfüllt.

F: Welche Werkzeuge kann ich zur Simulation der PDN-Impedanz verwenden?

Mehrere kommerzielle Werkzeuge bieten PDN-Simulation an, darunter Ansys SIwave, Cadence Sigrity PowerDC und OptimizePI, Keysight PathWave ADS und Altium PDN Analyzer. Für einfachere Designs können tabellenbasierte Rechner, die Kondensatornetzwerke mit ESR- und ESL-Werten modellieren, eine nützliche Analyse erster Ordnung liefern.

Fazit

Ein gut entworfenes Stromverteilungsnetzwerk (PDN) ist die Grundlage jeder zuverlässigen, leistungsstarken Leiterplatte. Während der Signalintegrität oft mehr Aufmerksamkeit geschenkt wird, ist es letztendlich das PDN, das bestimmt, ob Ihr FPGA erfolgreich bootet, Ihr ADC saubere Daten liefert oder Ihre Hochgeschwindigkeitsschnittstellen fehlerfrei laufen.

Durch die sorgfältige Berechnung der Zielimpedanz, die strategische Platzierung von Entkopplungskondensatoren, die Optimierung des Schichtaufbaus für eine enge Kopplung von Stromversorgungs- und Masseflächen und die Auswahl geeigneter Kupfergewichte können Sie über einen weiten Frequenzbereich stabile, rauscharme Stromversorgung liefern. Diese Praktiken verhindern nicht nur häufige Probleme wie Spannungseinbrüche, Ground Bounce und EMV, sondern verbessern auch die Gesamtsystemzuverlässigkeit und die Erfolgsquote beim ersten Durchlauf.

Letztendlich ist ein großartiges PDN-Design eine Kombination aus soliden technischen Prinzipien und hochwertiger Fertigungsausführung. Die Partnerschaft mit einem erfahrenen Hersteller wie JLCPCB – mit starker DFM-Unterstützung, konsistenten Fertigungsprozessen und fortschrittlichen Fähigkeiten bei Schichtaufbau, Via-in-Pad und schwerem Kupfer – stellt sicher, dass sich Ihr Design perfekt von der Simulation bis zur Serienproduktion überträgt.